IBMとLamが「サブ1nmチップ」で協業 高NA EUV導入加速へ：商用生産時期などは明らかにせず（1/2 ページ）

IBMとLam Researchが、1nm世代以降の半導体チップの実現に向け、プロセスと材料の開発において協業を発表した。高NA（開口数）極端紫外線（EUV）リソグラフィ装置の導入加速を促す目的もあるという。

[Alan Patterson，EE Times]

　IBMとLam Research（以下、Lam）は、1nm世代以降の半導体チップの実現に向け、新しいプロセスと材料の開発を目指すという。ただし両社は、提携の可能性がある半導体製造パートナーや、商用生産に向けたタイムラインなどに関しては詳細を明らかにしていない。

　両社は2026年3月10日付のニュースリリースで「われわれは5年間契約を締結し、新しい材料や製造プロセス、高NA（開口数）極端紫外線（EUV）リソグラフィ装置などの開発に注力することで、IBMのロジック微細化ロードマップを推進していく」と述べている。IBMは2021年に、世界初となる2nmチップを試作した。その後Rapidusと提携し、2027年までに2nmデバイスの製造実現を目指している。

　IBMとLamは、新しいインターコネクトやデバイスパターニングに向けた高NA EUVリソグラフィプロセスの開発を目指しており、それによって業界でASMLの最先端リソグラフィ装置の導入を加速させていきたい考えだ。業界リーダーであるTSMCのようなファウンドリーは、まだ高NA EUVを導入しておらず、回避策として、低NA EUVパターニング装置の利用を引き延ばすマルチパターニングを利用し続けている。

　IBM ResearchのIBM Semiconductors部門担当ゼネラルマネジャーを務めるMukesh Khare氏はプレスリリースで「われわれの協業関係を強化することにより、高NA EUVリソグラフィ装置とサブ1nmノードを実現する上での次なる課題に取り組んでいけることを非常にうれしく思う」と述べている。

　Lamのシニアバイスプレジデント兼チーフテクノロジーアンドサステナビリティオフィサーであるVahid Vahedi氏は「3Dスケーリングの新時代では前進していく上で、材料やプロセス、リソグラフィを1つの高密度システムとして統合することが非常に重要だ」と述べる。

IBMのMukesh Khare氏（左）とLamのVahid Vahedi氏 出所：Lam Research

　「われわれは、IBMとの素晴らしい協業関係に基づき、高NA EUVのドライレジスト技術およびプロセスのブレークスルーを推進していけることを誇りに思う。これにより、AI時代には不可欠とされる低消費電力／高性能トランジスタの開発を加速させていきたい」（Vahedi氏）

　IBMは2026年初めに、米国防高等研究計画局（DARPA）の支援を受けてSynopsysと共同開発した熱モデリング技術を適用し、サブ2nmノードの実現を目指すことを明らかにした。両社は米EE Timesの取材で「2nmノードが加速していくに伴い、半導体製造パートナーとこの技術を共有していく予定だ」と語っている。TSMCをはじめ、Samsung Electronicsなどの半導体メーカーは、既に2025年から業界最先端の2nmノードでの製造を開始している。

　AIの進展に不可欠とされる2nmノードは、SamsungやIntelをはじめとする一部の世界最大手半導体メーカーにとって、障壁となっている。TSMCは、商用生産を進めている最先端ノードで優位性を確立しているが、同社はそれを高NA EUVを導入せずに実現している。