トレンチゲート型SiC MOSFETで低損失と短絡耐量を両立、東芝D＆S：従来に比べオン抵抗を約25％低減

東芝デバイス＆ストレージ（東芝D＆S）は、トレンチゲート型炭化ケイ素（SiC） MOSFETにおいて、「短絡耐量の向上」と「低損失」を両立する技術を開発した。研究成果の一部を用いて1200V耐圧トレンチゲート型SiC MOSFET「TW007D120E」を開発、サンプル出荷を始めた。

[馬本隆綱，EE Times Japan]

JFET領域の幅と不純物濃度を最適化、短絡エネルギーを抑制

　東芝デバイス＆ストレージ（東芝D＆S）は2026年5月、トレンチゲート型炭化ケイ素（SiC） MOSFETにおいて、「短絡耐量の向上」と「低損失」を両立できる技術を開発したと発表した。研究成果の一部を用いて1200V耐圧トレンチゲート型SiC MOSFET「TW007D120E」を開発、サンプル出荷を始めた。

　SiC MOSFETは、シリコンベースのMOSFETに比べ電力変換効率が高く、電気自動車や再生可能エネルギー、データセンターなどでの採用が拡大している。中でもゲート電極をトレンチ構造としたトレンチゲート型MOSFETは、オン抵抗が小さく高電流密度を実現できる。一方で、ゲート酸化膜の信頼性を確保するため、電界保護構造を採用している。この構造によって、オン抵抗の低減と短絡耐量の向上を両立させることが課題といわれてきた。

　東芝D＆Sは今回、トレンチ底部にBottom p-wellを形成したトレンチゲート型SiC MOSFETにおいて、内部に形成されるJFET領域の幅（W_JFET）と不純物濃度（N_JFET）に着目した。そして、W_JFETを狭くし、N_JFETを高濃度にすれば、短絡時の電流を抑制しデバイス内部で発生する短絡エネルギーを削減できることを突き止めた。しかも、短絡エネルギーを抑えれば信頼性を高められることも分かった。

　今回の研究成果を基にデバイスを試作した。この結果、試作品は従来のトレンチゲート型SiC MOSFETに比べ、短絡耐量を維持しながらオン抵抗を約25％低減できることを確認した。

左はBottom p-wellを形成したトレンチゲート型SiC MOSFETの構造概略と今回改良したポイント。右は従来構造と開発した構造によるトレンチゲート型SiC MOSFETのオン抵抗比較［クリックで拡大］ 出所：東芝D＆S