Huawei「タウスケーリング」用いたプロセッサが市場へ：「LogicFolding」適用（2/2 ページ）

[Pablo Valerio，EE Times]

製造プロセスは大幅に複雑化

　LogicFoldingは新しい設計を採用しているが、製造プロセスは大幅に複雑化する。SMICは、EUVリソグラフィ装置を使用せずに7nmクラスの半導体チップを製造しており、Kirin 9050 Proも同様のプロセスを使用しているはずだが、Huaweiはそのファウンドリーやプロセスノードについては明らかにしていない。半導体パッケージは、2つのアクティブ層と、1.5μmのハイブリッドボンディングピッチ、約500万個の垂直接続を備えており、そのうち10〜15％がアクティブ信号を伝送する。

　Huaweiは「当社のテストシリコン『Kirin 2027』は既に、ハイブリッドボンディングピッチを1μmまで縮小し、1億個以上の垂直インターコネクトを実現する。今後3年間で、720nmピッチの実現を目指していく。そして2031年までには、1.4nmプロセスと同程度のトランジスタ密度を実現したい考えだ」と述べている。

　しかし、アクティブなロジック層が直接接続されると、製造歩留まりの問題が生じる。プロセスにおいて小さな隙間が生じるのを防ぐためには、極めて高精度なウエハーの薄化／平滑化が必要であり、銅パッドの不整合によって配線の問題や反りが生じる恐れがある。

　Valero氏は「こうした製造上の課題に対応するにあたり、メモリ配置やコンパイラ、ハードウェアスケジューリングなどがシームレスに調整されていなければ、個々のアーキテクチャに対応するだけでは物理的な製造上の制約を克服することはできないだろう」と述べている。

「自給自足」を加速させるHuawei

　Huaweiの2026年前半の研究開発費は、前年比25.2％増となる1213億8000万中国元（約181億3000万米ドル）に達し、売上高全体の25.9％を占めている。一方、純利益は36%減となる238億1000万米ドルだった。同社は米国輸出規制のために、自律的なAIおよび半導体性能の実現に向けて巨額の投資を行わざるを得ない状況にある。研究開発コストの増加と、メモリチップ価格の上昇とが、引き続き同社の全体的な収益性と民生機器事業に重くのしかかっている。

　Huaweiは、LogicFoldingをスマートフォンだけでなく企業のデータセンターにも適用する意向を示していて、2030年までにNVIDIAやアリババと競合するAIチップ「Ascend 990」を発売する計画だ。こうしたエンドツーエンドの統合の取り組みについて、バレロ氏はEE Timesに対し、アーキテクチャチームが「トップからボトムまで」最適化を行うことで、「NVIDIAと競合できる」とうたうシステムを構築できると述べた。

　Huaweiは、エッチング、成膜、先進パッケージングなどのプロセス向け装置を開発しているAMECやNAURAといった中国のサプライヤーと連携し、国内の半導体製造装置サプライチェーンの拡大を目指している。これらの異なる段階を統合することで、ファーウェイは先進チップの開発に向けた自給自足の技術エコシステムを構築する考えだ。

【翻訳：田中留美、編集：EE Times Japan】

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