インテル、14nm SRAMの実現へ：ISSCC 2015（2/3 ページ）

[Rick Merritt，EE Times]

14nmプロセスではコストを下げられる

　14nmプロセス技術では、ダブルパターニングが必要なため、マスク数が増え、ウエハーの複雑化と高コスト化が進む。しかし、IntelのシニアフェローであるMark Bohr氏は、「14nmプロセスでは、密度を大幅に高められるため、トランジスタ当たりのコストが全体的に下がり続ける。こうした傾向は、次の2つの世代の技術まで続くと考えている」と述べ、2014年9月と同じ内容を主張した。

　Bohr氏は、「今後、新しい材料やデバイス構造を採用したり、プロセス技術/製品開発メーカーとの密接な協業関係を構築することなどによって、ムーアの法則は10nm以降も継続するだろう。EUV（極端紫外線）リソグラフィ技術を採用せずに7nmプロセス技術を実現できれば、トランジスタ当たりのコストを削減できると確信している。しかし、それを実現するための手法については、まだ明かすことはできない」と述べている。

　業界では、「14〜16nmプロセスにおいて新しいFinFETプロセス技術を適用すれば、コストが増加する」という考えが主流だが、Intelの見解は、これに相反する形となる。

　Intelは、14nm世代のプロセス技術ではダブルパターニングによってマスクステップの数が増え、複雑化したために、製造歩留まりの改善が遅れていることについては認めている。しかしBohr氏は、「10nm世代のプロセス技術では、トリプルパターニングが必要なためにマスク数がさらに増えるが、14nm世代と同じ状況に陥ることはないと確信している」という。

Intelの14nm SRAM（クリックで拡大）

　Bohr氏は、「われわれは、14nmプロセスのマルチパターニングの場合と同様に、技術が進めばマスク数がさらに増えるという事実を軽視していたのかもしれない。このために予想以上のペースダウンを余儀なくされたが、現在は、高い歩留まりを実現しようとしているところだ。さらに2015年には、それ以上の成果を達成できるとみている」と述べる。さらに、「10nmプロセスでは、工場全体の1日当たりのステップの速度を50％高めることができ、ウエハー移動速度も向上している。このため、10nmプロセスをうまく軌道に乗せられると考えている。今のところ、微細化も順調に進み、トランジスタ当たりのコストも削減できそうだ。当社の開発工場では、ウエハー移動速度を高めることにより、マスクステップ数の増加を相殺することができた」と続けた。

　Bohr氏は、Intelが14nm FinFETプロセスにおいて、どのような材料や回路構造を採用する予定なのかについては、コメントを避けた。ただし同氏は、現在検討を進めている新材料の一例として、III-V族半導体を挙げている。これについては、Intelの研究グループが既に2〜3本の論文を発表しているという。