独自低消費電力プロセスの40nm版、2017年量産へ：三重富士通セミコン、IoTによる需要拡大に備え

三重富士通セミコンダクターは2015年12月16〜18日の会期で開催されている展示会「WORLD OF IOT」（併催：SEMICON Japan2015）で、独自トランジスタ構造「DDC（Deeply Depleted Channel）トランジスタ」を使用した低消費電力CMOSプロセス技術に関する展示を実施。同技術を用いた40nmプロセスによる受託量産を2017年から開始する方針を明かした。

[庄司智昭，EE Times Japan]

　半導体受託製造企業である三重富士通セミコンダクターは2015年12月16〜18日の会期で開催されている展示会「WORLD OF IOT」（併催：SEMICON Japan2015/会場：東京ビッグサイト）で、独自のトランジスタ「DDC（Deeply Depleted Channel）トランジスタ」を使用した低消費電力CMOSプロセス技術に関する展示を実施している。IoT（モノのインターネット）化の進展により、拡大が予想される低消費電力デバイス需要を取り込むため、既に量産中の55nm世代版での受注活動と並行し、40nm世代版の開発を進め、2017年から量産を実施する予定だとした。

従来プロセスよりも50％消費電力を削減

　三重富士通セミコンの低消費電力プロセスの核となるDDCトランジスタは、電源電圧をより低く抑えることを可能にするトランジスタだ。昨今の微細プロセスでは、トランジスタの不純物ばらつきに起因したしきい値電圧のばらつきが大きくなり、プロセスルールを微細化しても、思うように電源電圧を下げることができなかった。

　それに対し、DDCトランジスタはプレーナー型CMOS構造のチャネル部分に不純物濃度の異なる複数の層を形成することにより、不純物による製造ばらつきを低減する。これにより、しきい値電圧のバラツキを抑えられ、結果として電源電圧を下げられるようになる。また、チップごとのプロセスばらつきに応じて最適なボディバイアスを供給するABB（Adaptive Body Bias）制御を適用するといった工夫も実施。従来の製造プロセスと比較し、同一動作速度であれば、「消費電力を約50％削減したデバイスが製造できる」（同社）という。

DDC（Deeply Depleted Channel）トランジスタの構造

DDCトランジスタのIPを買い取り、開発を加速中

　このDDCトランジスタは、米SuVoltaが開発したもの。三重富士通セミコンでは、DDCトランジスタを核にした低消費電力CMOS技術「PowerShrink」のライセンスをSuVoltaから取得し、55nmプロセスに適用し2013年9月から量産を実施。PowerShrinkを唯一、適用した製造ラインという強みを打ち出しつつ、低消費電力ニーズの強いデバイスの製造受託につなげてきた。

　そうした中で三重富士通セミコンは2015年4月に、SuVoltaからDDCトランジスタを含むPowerShrink関連技術の知的財産権を取得。DDCトランジスタ/PowerShrinkを“独自技術”として自社で直接、開発する体制へと切り替えた。

　“三重富士通セミコン独自技術・DDCトランジスタ/PowerShrink”としての開発は、55nm世代でのさらなる低消費電力化やフラッシュメモリとの混載化を進めているという。さらに、2016年から量産を予定している40nmプロセスへの適用に向けた開発にも着手し「2017年から40nmプロセスでのDDCトランジスタを用いたデバイスの量産を実施する予定」（説明員）とした。

SEMICON Japan2015（セミコンジャパン 2015）

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