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» 2016年12月08日 11時30分 公開

進む7nmプロセスの開発、TSMCとIBMが成果を発表IEDM 2016(2/2 ページ)

[Rick Merritt,EE Times]
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EUVでプロセスを単純化できる?

 IBMの研究者であるHui-Ming Bu氏は、今回の研究成果を受けて、GLOBALFOUNDRIESなど同社のパートナー企業が製造を開始する可能性があるかどうかについては、それほど気にかけてはいないようだ。

 同氏は今回、Si(シリコン)-nFETとSiGe(シリコンゲルマニウム)-pFETを同一基板上で使用し、二重の歪みチャネルを形成するための技術について説明している。

IBMの研究では、SiとSiGeのチャネルを組み合わせている

 IBMは論文の中で、「M1ラインや最新の金属インターコネクトなど、BEOL(バックエンド)における重要な工程の幾つかにおいてEUVを使用することにより、プロセスの単純化を実現できる」と述べている。

 27nmのフィンの製造では、SIT(Sidewall Image Transfer:側壁イメージ転写)技術を2回適用し、自己整合型のクアッドパターニングプロセスを採用したという。IBMは、自己整合型のダブルパターニングを使用してゲートを作成している。

 Bu氏は、「トランジスタでは、タングステン(W)ではなくコバルト(Co)を使うことにより、ライン/垂直抵抗を削減できる」と述べる。同氏は、IBMグループの研究がまだ成熟レベルに達しておらず、歩留まりで成果を上げられていないことを認めている。

 Kanter氏は、「いずれの論文からも、EUVが製造工場で使われる日が近いわけではないことが分かる。IBMはこれまで長年にわたり、EUVの実用化に向けて積極的に取り組んできた。一方、TSMCは保守的で、IEDM 2016でもEUVに関してあまり楽観視していないような発言をしている」と指摘する。

IntelとSamsungはプロセス技術を発表せず

 今回のIEDM 2016では、ライバル同士であるSamsungとIntelが、自社の最先端プロセス技術に関する取り組みを発表することはなかった。Intelは2016年8月に、10nmプロセスにおいてゲートピッチ56nmを達成したと発表しているが、IBMの研究チップは今回、これを上回るピッチを実現し、同プロセスでは業界最高密度を達成したとしている。2017年には製造を開始する見込みだという。

 Samsungは最近、10nmプロセスを発表し、「既存の液浸リソグラフィを使用する7nmプロセスをスキップするつもりだ。その代わりに、EUVを使用した7mプロセスを発表し、2018年末までには製造を開始できるとみている」と述べていた。

 GLOBALFOUNDRIESは2016年9月に、液浸ステッパーを使用して7nmプロセスを独自開発し、2018年には製造を開始する予定であると発表している。

IBMが開発している7nmプロセスでは、3種類のパターニング技術が使われている

【翻訳:田中留美、編集:EE Times Japan】

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