微細化の極限を目指すCMOSロジックの製造技術：福田昭のデバイス通信（298） imecが語る3nm以降のCMOS技術（1）（1/2 ページ）

「IEDM2020」から、imecでTechnology Solutions and Enablement担当バイスプレジデントをつとめるMyung‐Hee Na氏の講演内容を紹介する。CMOSを3nm以下に微細化するための要素技術を解説する講演だ。

[福田昭，EE Times Japan]

立体化するトランジスタと限界に近づく銅配線

　半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM（International Electron Devices Meeting）」は、「チュートリアル（Tutorials）」と呼ぶ技術講座を本会議（技術講演会）とは別に、プレイベントとして開催してきた。2020年12月に開催されたIEDM（Covid-19の感染大流行によってバーチャルイベントとして開催）、通称「IEDM2020」では、合計で6本のチュートリアル講演が実施された。その中で「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」が非常に興味深かった。講演者は研究開発機関のimecでTechnology Solutions and Enablement担当バイスプレジデントをつとめるMyung‐Hee Na氏である。

　そこで本講座の概要を今回から、シリーズでお届けすることにする。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

　この技術講座は合計で77枚にも達する講演スライドで構成されている。かなりの分量だ。しかし残念なことにアウトラインに相当するスライドが見当たらない。アウトラインらしきスライドはいくつかあるのだが、講演全体を通してはいないのだ。そこで筆者が77枚の講演スライドを概観して作成したアウトラインを提示しよう。

技術講座「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」のアウトライン。講演スライド全体から筆者が作成したもの（クリックで拡大）

　またCMOSロジックの将来を解説した技術講座であるにもかかわらず、いくつかの基本的な前提が省かれている。1つは、MOSFET（MOSトランジスタ）の構造に関する前提である。従来の平面的な構造のMOSトランジスタは28nm世代〜22nm世代の技術ノードで微細化が困難になった。16／14nm世代以降の技術ノードではFinFET（フィンフェット）に代表される立体的な構造のMOSトランジスタが前提となっている。

　もう1つは、CMOSロジックの性能を支配する要因に関する前提である。従来はMOSトランジスタの性能を向上させること（遅延時間を短くすること、オン電流を増やすこと）がCMOSロジックの性能を支配していた。しかし大規模かつ高速のCMOSロジックでは、金属配線による遅延時間（配線遅延）の増大が無視できなくなってきた。16／14nm世代以降の技術ノードでは、配線遅延を短くする、あるいは長くしないことがCMOSロジックの性能向上に欠かせない。

CMOSロジック微細化の前提条件（2018〜2019年）。講演スライド全体から筆者が作成したもの（クリックで拡大）