電源供給配線網（PDN）をシリコンダイの裏面に配置して電源をさらに安定化：福田昭のデバイス通信（302） imecが語る3nm以降のCMOS技術（5）（1/2 ページ）

今回は、CMOSロジックの基本セル（スタンダードセル）に電源を分配する電源供給配線網（PDN：Power Delivery Network）のレイアウトを解説する。

[福田昭，EE Times Japan]

3nm世代以降のPDNは電源電圧の変動が大きな課題に

　半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM（International Electron Devices Meeting）」は、「チュートリアル（Tutorials）」と呼ぶ技術講座を本会議（技術講演会）とは別に、プレイベントとして開催してきた。2020年12月に開催されたIEDM（Covid-19の世界的な流行によってバーチャルイベントとして開催）、通称「IEDM2020」では、合計で6本のチュートリアル講演が実施された。その中で「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」が非常に興味深かった。講演者は研究開発機関のimecでTechnology Solutions and Enablement担当バイスプレジデントをつとめるMyung‐Hee Na氏である。

　そこで本講座の概要を本コラムの第298回から、シリーズでお届けしている。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

チュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials（CMOSを3nm以下に微細化する要素技術-デバイスアーキテクチャと寄生素子、材料）」のアウトライン。講演スライド全体から筆者が作成したもの（クリックで拡大）

　本シリーズの前々回では、電源/接地配線を基板側に埋め込む技術（BPR：Buried Power Rail）によってCMOSロジックの回路ブロックを縮小できるとともに、電源電圧の降下が大幅に抑えられることを報告した。前回は、BPR構造を説明する略語を定義するとともに、金属材料の候補を解説した。今回は、CMOSロジックの基本セル（スタンダードセル）に電源を分配する電源供給配線網（PDN：Power Delivery Network）のレイアウトを論じる。

　3nm世代以降のCMOSロジックでは、基本セルを縮小する有力な手段が電源/接地配線を基板側に埋め込むBPR技術であることは既に説明した。基本セルの電源/接地配線は、電源系統では末端（最下流）に相当する。その上位（上流）には、膨大な数の基本セルに電源を供給する、電源供給配線網（PDN：Power Delivery Network）が存在する。PDNには通常、多層金属配線の一部を割り当てる。通常はシリコンダイの表面側（FS：Front Side）にPDNが存在しているので、このような配線レイアウトを便宜上「FS-PDN」と呼ぶ。

　BPRの導入以前には、各基本セルの電源/接地配線を含めたPDN全体がシリコンダイの表面側にレイアウトされていた。ここで基本セルを縮小するため、基本セルの電源/接地配線を埋め込むBPRを導入する。するとFS-PDNから、BPRへと垂直に電源を供給する電極配線（VBPR：Via to BPR）が必要となる。

　VBPRの存在は、シリコン面積を削減するという観点からは、あまり望ましくない。そこでPDNをシリコンダイの裏面側（BS：Back Side）にレイアウトすることで、VBPRを削減する。これを「BS-PDN」と呼ぶ。BS-PDNとBPRの間は、微細なTSV（シリコン貫通ビア）によって接続する。

電源供給配線網（PDN：Power Delivery Network）のレイアウト。左上（a）は従来のレイアウト。全ての電源配線が多層金属配線層に含まれる。左下（b）は基本セルに埋め込み電源/接地配線（BPR）を導入したレイアウト。右（c）はBPRを導入するとともに、PDNをシリコンダイの裏面側に形成したレイアウト。出典：Arm ResearchとUniversity of Texas at Austin、imecが共同で2019年12月に国際学会IEDMで発表した論文「Buried Power Rails and Back-side Power Grids: Arm CPU Power Delivery Design Beyond 5nm」（論文番号19.1） （クリックで拡大）