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電源供給配線網(PDN)をシリコンダイの裏面に配置して電源をさらに安定化福田昭のデバイス通信(302) imecが語る3nm以降のCMOS技術(5)(2/2 ページ)

» 2021年06月17日 11時30分 公開
[福田昭EE Times Japan]
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BPRとBS-PDNの組み合わせが電源雑音を45%低減

 埋め込み電源線(BPR)と裏面の電源供給配線網(BS-PDN)を製造する工程は、かなり複雑だ。微細なTSV(μTSVあるはnTSV)によってBPRとBS-PDNを接続するとともに、シリコンウエハー裏面に金属配線を形成する工程が必要である。

微小なTSV(nano-TSV(nTSV))を介した裏面側配線と表面側配線の接続構造例。左は一般的な接続構造。右は裏面側配線(電源供給配線網(PDN))と埋め込み電源線(BPR)をnTSVで接続した構造。出典:imec(IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料) (クリックで拡大)

 例えば、BPRを形成済みのシリコンウエハー(1stウエハー)を、別のシリコンウエハー(2ndウエハー)に貼り合わせる。それから1stウエハーを研削し、さらにはエッチングによって10μm前後にまで薄くする。

裏面側に電源供給配線網(BS-PDN)を製造する工程(前半)。出典:imec(IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料) (クリックで拡大)

 それからBPRと接続するnTSVを形成する。nTSVの埋め込み金属は銅(Cu)である。nTSVを形成後に、シングルダマシンプロセスによってCu配線層のBS-PDNを製造する。

裏面側に電源供給配線網(BS-PDN)を製造する工程(後半)。出典:imec(IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料) (クリックで拡大)

 CMOSロジックの基本セル(スタンダードセル)でBPRおよびBS-PDNの効果を評価してみた。6トラック(6T)の基本セル(BPRなし、FS-PDN)を基準にすると、BPRを導入した5トラック(5T)の基本セル(FS-PDN)は回路ブロックの面積が19%減少し、電源電圧降下が45mVから35mVに減少した。ここでBS-PDNを追加すると回路ブロックの面積は変わらないものの、電源電圧降下は25mVとさらに低下した。6Tセルに比べ、電源電圧の変動を約45%に抑えられる。

BPRとBS-PDNの効果。左は回路ブロック(コア)の面積と電源電圧降下の関係。右は回路ブロックの温度分布(IRドロップの大きさを反映)。出典:imec(IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料)

次回に続く

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