Alchip、2023年に3nmチップを発表へ：TSMCの「N3E」を適用予定（2/2 ページ）

[Alan Patterson，EE Times]

特殊なクロック構造

　同氏によると、エネルギー消費量を削減するための主な方法は、フロントエンドおよびバックエンドの設計段階にあるという。フロントエンドでは、並列処理または分散処理を行う優れたアーキテクチャが役に立つ。

　同氏は、「バックエンドや物理設計では、クロック設計に焦点が当てられる。Alchipが提供するメッシュタイプの『Fishbone（フィッシュボーン）』型クロックレイアウト（魚の骨の形にクロックを張る手法）は、OCV（on chip variation）やスキュー制御、ルーティング可能性、歩留まりなどの面で、さまざまなメリットをもたらすことができる」と述べる。

　「フィッシュボーン型の優れたクロック構造のおかげで、マージンやロジックが過度に追加される過剰設計が不要になった。その結果、半導体チップの電力消費量を全体的に削減することが可能な、低消費電力クロックネットワークを実現することができたのだ」（Cheng氏）

　またAlchipは、DVFS（Dynamic Voltage and Frequency Scaling）設計向けにライブラリを再度特性化して、性能と周波数、電力消費量の間で最適なトレードオフを達成することにより、顧客企業をサポートするという。HPCやグラフィックス処理、AIアプリケーションを全体的に再度特性化することにより、ベストミックスを実現していきたい考えだ。

　この他の制約要素として、パッケージとその最大電力耐性が挙げられる。

　Cheng氏は、「例えば、あるパッケージの耐性が400Wの場合、われわれはそこから、エネルギーと性能の間の最適化ポイントを見つけ出すための設計を行う。何年も前は、ただ3GHz以上の周波数を達成することだけが目標とされていたが、現在では明らかに電力が最も重要視されている。シングルチップに、1つでも多くのコアやエンジンを何とか搭載したいからだ」と述べる。

チップレットへの期待

　また同氏は、「次に来る波は、チップレットだ。3nmへの移行により、チップレットソリューションは、さらなる歩留まり向上とコスト削減を実現しながら、市場投入までの時間も短縮できるようになるだろう」と予測する。

　「難しいのは、異なるメーカー各社のチップレットを1つのSoC（System on Chi）上で組み合わせることだ。ここで重要な鍵となるのが、I/Oインタフェースである。このため、新しい接続規格として、UCIe（Universal Chiplet Interconnect Express）D2D（Die to Die）が提案されている」（Cheng氏）

　Cheng氏によれば、N3はTSMCの5nmノードと比べると、漏れ電力を20％以上削減する他、動的電力に関しては10％強の性能向上を達成するという。

　最先端ノードでは、必ずしもN3が最適な選択肢であるとは限らないため、Alchipは顧客向けにPPA（Power, Performance, Area）を比較している。

　Alchipは、N3のアーリーアダプターの1社として、TSMCのPDKを0.7バージョンで使い始めたという。最先端ノードでは、まだEDAツールの準備ができていない状態だが、設計手法の設定を行っているようだ。

　「当社は、アーリーアダプターのEDAツールバージョンで最先端ノード設計を行う役割を担っている。最先端ノードでは、その材料や物理特性などの性質によって、常に新たな課題が出現するため、われわれはEDAツールのパートナー企業との協業により、弱点を見つけ出し、その解決に向けて取り組んでいく」（Cheng氏）

　また同氏は、「当社は通常、PDKの0.9バージョンで設計をテープアウトする予定だ」と付け加えた。

　TSMCの競合であるSamsung Electronicsは2022年初頭、「世界で初めて」（Samsung Electronics）、ファウンドリー事業の顧客に3nm技術を提供したが、AlchipはTSMCの最先端プロセスを活用する見込みだ。Cheng氏は「現在、量産体制の準備や歩留まりのコントロールにおいてTSMCと競えるファウンドリーは他にない」と語る。「Samsung ElectronicsやIntelさえも、当社に近づいてきている。われわれとしては、TSMCを頼りにする他ない」（同氏）

【翻訳：田中留美、編集：EE Times Japan】

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