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» 2023年04月27日 11時30分 公開

3nmの増産目指すTSMCの課題と現状ASMLの最先端装置の導入も加速(1/2 ページ)

2022年12月29日に、3nmプロセスノードの製造を開始したTSMC。同社は今後、四半期ごとに歩留まりを約5ポイントずつ向上させる予定だという。

[Alan PattersonEE Times]

 TSMCは現在、トップ顧客であるAppleからの3nmプロセスノードを適用したチップの需要に対応すべく、全力を尽くしているところだ。米国EE Timesが調査したアナリストたちによると、TSMCはこれまで、製造装置や歩留まりなどの問題を抱えており、それが業界最先端の技術による量産を実現する上での妨げになっていたという。

 TSMCとSamsung Electronics(以下、Samsung)は、AppleやNVIDIAなどのHPC(高性能コンピューティング)/スマートフォン分野の顧客企業向けに、業界初となる3nmプロセス製造を実現すべく、競争を繰り広げている。TSMCは、2023年4月に発表した四半期業績の中で、「3nmプロセス分野で業界初となるリーダーシップを確立した」と主張している。

 TSMCのCEO(最高経営責任)であるC.C. Wei氏は、アナリスト向けのカンファレンスコールで、「当社の3nmプロセス技術は、半導体業界初となる、高い歩留まりでの量産を実現する。『N3』(TSMCの3nmプロセス)の顧客需要は、われわれの供給能力を超過しており、2023年にはN3の本格的な利用が進むとみられる。N3は2023年第3四半期以降、売上高に大きく貢献し、2023年のウエハー売上高全体に占める割合が1桁台半ばに達する見込みだ」と述べている。

 TSMCとSamsung、Intelは、AppleやNVIDIAなど、データセンター向けCPUの開発を手掛けている顧客をサポートすべく、技術リーダーシップの確立を目指している。トップに立てば、最終的には、これまで数十年間にわたり半導体業界全体を上回る勢いで成長を遂げてきたファウンドリービジネス分野において、その大部分の利益を獲得することになる。米国の投資会社であるSusquehanna International Groupでエクイティリサーチ担当シニアアナリストを務めるMehdi Hosseini氏によると、今のところはTSMCが首位の座を維持しているという。

 ファウンドリーにとって重要なのは、複数のサプライヤーから入手した非常に高額な製造ツールを、ピーク効率で稼働させることだ。

 Hosseini氏は、EE Timesに提供したレポートの中で、「Samsung Foundryはまだ安定した最先端プロセス技術を実証できておらず、Intel Foundry Services(IFS)が競争力のあるソリューションを提供できるようになるにはまだ数年かかる見込であることから、われわれとしては、TSMCが引き続き、最先端ノード向けのファウンドリーとして好ましい選択肢になるとみている」と述べている。

最先端ノードの顧客企業

 Hosseini氏はレポートの中で、「TSMCは2023年後半に、Appleの『A17』『M3』プロセッサをN3ノードで、ASICベースのサーバ向けCPUをN4/N3で、それぞれ製造する予定だ。また、Intelのグラフィックチップレット『Meteor Lake』をN5で製造する他、AMDのプロセッサ『Genoa』とNVIDIAのプロセッサ『Grace』をN5/N4で、NVIDIAのGPU『H100』をN5で製造するとしている」と述べる。

Arete ResearchのBrett Simpson氏 出所:Arete Research

 英国の株式調査会社Arete Researchのシニアアナリストを務めるBrett Simpson氏は、EE Timesに提供したレポートで、「少なくともN3の製造から最初の3〜4四半期の間は、歩留まりが約70%に向上するため、Appleは、標準的なウエハー価格ではなく、不具合のないダイに対して、TSMCに支払いをするとみられる」と述べている。

 またSimpson氏は、「TSMCは2024年前半に、Appleとの間でN3の価格設定を通常のウエハーベースに移行し、平均販売価格(ASP:Average Selling Price)は約1万6000〜1万7000米ドルになるとみられる。現在のところ、A17/M3プロセッサ向けのN3の歩留まりは約55%(N3開発の現段階では健全なレベル)だが、TSMCは今後、四半期ごとに約5ポイント以上向上させる予定だとしている」と述べる。

 Arete Researchはレポートの中で、「TSMCが製造するA17チップは、ダイサイズ100〜110mm2で、マスク層数は82枚に上るとされている。つまり歩留まりは、4カ月のウエハーサイクルタイムでウエハー当たりのチップ数が約620となる。M3は、ダイサイズが約135〜150mm2、ウエハー当たりのチップ数は約450となりそうだ」と述べている。

 Simpson氏は、「TSMCは現在、初期段階の製造を加速させることで、歩留まりとウエハーサイクルタイムを最適化し、効率化を実現することに力を注いでいる」と述べる。

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