進み始めた「チップレット設計の民主化」：サプライチェーン管理が課題に（1/2 ページ）

チップレットベースの設計を普及させる取り組みが始まっている。ただし、真の意味でチップレット設計が“民主化”するには課題もある。

[Boris Chou（Faraday Technology），EE Times]

　チップレット革命が到来した。マルチダイのサイエンスプロジェクトとして研究所から始まったものが、ついに進化を遂げたのだ。AMDやIntel、NVIDIAなどの巨大企業は、TSMCで、またはIntelの場合は社内で、非常に優れた密度や電力効率、性能を達成するために先進パッケージングを使用し、驚くほど高価な大規模CPU／GPUマルチダイアセンブリを製造している。

　だがチップレットの本当の有望性は、それとは少し異なる。複雑なシリコンシステムの設計を“民主化”し、システム開発者や小規模なファブレス半導体メーカーでも開発できるようにすることだ。

　このようなビジョンに関しては、明るい兆候と顕著な問題点の両方が存在する。現在、小規模な設計チームでも既にチップレットベースの設計を実現することが可能だ。ただしそのためには、関連するバリエーションや、最終設計を提供する際の管理方法などをよく理解する必要がある。それには恐らく、その専門知識を有する外部のパートナー企業を活用することになるだろう。

　こうした進展は、早過ぎることはない。パッケージがシステム性能における重要なファクターの一つになってくると、多くの場合、さまざまなメーカーによって設計／製造された複数の半導体ダイ（チップレット）を、1パッケージ内に集積することが不可欠になる。

2.5D（次元）パッケージの例［クリックで拡大］ 出所：Faraday Technology

　次世代の業界をリードするのは、先進パッケージングのようなコンセプトを活用し、複雑なシステムレベルのチップソリューションを設計／統合できるメーカーだ。既に、このような方向への動きが見られる。

チップレット“民主化”に向けた動きが活発に

　ここ数カ月の間に、こうした民主化に向けた積極的な動きがみられるようになった。現在では、大手ファウンドリー（TSMC、Intel、Samsung Electronics）のいずれかのクローズドなダイやインターポーザー、アセンブリサービスに縛られることなく、独立系ファウンドリーでシリコンインターポーザーを製造できるようになっている。大手EDAベンダーは、マルチダイや先進パッケージングシステムのアーキテクチャ調査／設計／分析のためのツールを提供している。こうしたツールは、まだ個別に専門化されているため、既存の半導体設計チームにとって大きな学習障壁となっている。しかし、EDAベンダーは現在、より統合されたSoCのようなフローの実現に向けて取り組んでいるところだ。

　さらに、Bunch of Wires（BoW）やUCIeのような先進パッケージングの相互接続規格が成熟するに伴い、本格的なチップレット市場が立ち上がりつつある。これらは全て、明るい兆しだといえる。