ARMから見た7nm CMOS時代のCPU設計（16）〜次世代メモリへの期待：福田昭のデバイス通信（27）（1/2 ページ）

今回はSRAMの消費電力に視点を移す。CPUの電源電圧の低下に伴うSRAMビット不良や、待機時と動作時で大きく異なるSRAMの消費電力に焦点を当て、なぜ、次世代の不揮発性メモリ「スーパーメモリ」に期待がかかっているのかを説明しよう。

[福田昭，EE Times Japan]

低電圧化で最初に発生するのがSRAMビット不良

　前回は、CPUのオンチップキャッシュに使われている、SRAM技術のスケーリング問題を論じた。

　CPUの電源電圧を下げていくと、最初に発生する不良は大抵、オンチップキャッシュ（SRAM）のビット不良になる。電源電圧の低下によってSRAMセルが記憶しているデータ（ビット）の値が不安定になり、データを読み出せなくなってしまう。あるいは、データをうまく書き込めなくなる。

　SRAMセルのデータ読み出しとデータ書き込みを安定化する手法は幾つか存在する。例えばトランジスタの大きさを制御する。6個のトランジスタで構成される標準的なSRAMセル（6トランジスタ・セル）では、ビット線対につながる2個のトランジスタ（PG）と、フリップフロップを構成する4個のトランジスタの中でプルアップ側の2個のトランジスタ（PU）と、プルダウン側の2個のトランジスタ（PD）に分けて考える。

　読み出しを安定化する（読み出しマージンを増加させる）ためには、PGを小さくし、PUを大きくしたい。一方、書き込みを安定化する（書き込みマージンを増加させる）ためにはPGを大きくし、PUを小さくしたい。さらにはPDをPGよりも大きくすることで、読み出しディスターブを回避したい。こういった関係の中で、トランジスタの大きさを調節する必要がある。

SRAMセル（6トランジスタ・セル）の回路図（クリックで拡大） 出典：ARM

待機時と動作時で大きく違うSRAMの電力消費事情

　SRAMの消費電力に視点を移すと、待機時と動作時ではその様相がかなり違う。待機時消費電力の半分を占めるのは、メモリセルアレイ（コア）である。メモリセルのリーク電流を抑制することが、待機時消費電力の低減につながることが分かる。

　これに対して動作時消費電力は、周辺回路によるものがほぼ全てである。コアによる消費電力は、無視して良いくらいに低い。周辺回路のカラム部（ビット線対とセンスアンプ列）が消費電力の約7割、クロック回路が消費電力の約4分の1を占める。両者の合計で動作時消費電力の9割を超える。

　周辺回路のカラム部は、待機時でも消費電力の約3分の1を占める。全体の消費電力を低減することを考えたときには、カラム部の消費電力をいかに低減するかが重要なことが分かる。

SRAMの待機時消費電力（左）と動作時消費電力（右）の内訳（クリックで拡大） 出典：ARM