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室温でグラフェン回路をフレキ基板上に形成：シャドーマスクを使用（2/2 ページ）

» 2016年05月12日 09時30分公開

課題は微細化か

　現時点では、Yong氏らの方法を用いて製造されたグラフェンチップの大きさに限度はないが、シャドーマスクをどれほど細かくエッチングできるかという点では限界がある。現在のシリコン回路は既にナノメートル領域にあるが、シャドーマスクプロセスはマイクロメートル領域にとどまっている。そのため、シャドーマスクプロセスでシリコン加工を仕上げるにはいまだ課題がある。

上＝精緻なミクロン規模の機能を備えたさまざまなステンシルマスクの光学顕微鏡画像／下＝柔軟性のあるカプトン膜上に移された対応するグラフェン層のパターン（クリックで拡大）出典：University of Illinois, Urbana-Champaign

50μmを実証

　Yong氏は「われわれはこの簡易なアプローチを用いて、線や文字、円などが含まれたさまざまなグラフェン層のパターンを50μmまでの異なるサイズで実現できることを実証した」と語った。

　Yong氏によると、研究者らは今後、シャドーマスクを縮小し、実デバイスを構築することで、現在必要とされる数十億米ドルよりも安い、数千米ドルをかけてラボを装備すれば、実用的なグラフェン回路を製造できるようになるというアイデアを証明するという。

　研究チームには、博士研究員のPilgyu Kang氏や、既にイリノイ大学を卒業し、現在はIntelに勤務しているAli Ashraf氏なども参加している。

【翻訳：滝本麻貴、青山麻由子、編集：EE Times Japan】

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