メモリセルの制御ゲートをワード線に引き出すステアケース：福田昭のストレージ通信（120） 3D NANDのスケーリング（8）（1/2 ページ）

今回は、「ステアケース（Staircase）のパターン形成」技術について解説する。特に注目したいのが、ステアケースのパターン形成を短時間で行える「トリム」技術だ。

[福田昭，EE Times Japan]

セルトランジスタの制御ゲート層をワード線に接続

　半導体メモリ技術に関する国際会議「IMW（International Memory Workshop）」では、カンファレンスの前日に「ショートコース（Short Course）」と呼ぶ1日間のセミナーを開催している。今年（2018年）5月に開催されたIMWのショートコースでは、9件の技術講座（チュートリアル）が午前から午後にかけて実施された。その中から、3D NANDフラッシュメモリ技術に関する講座「Materials, Processes, Equipment Perspectives of 3D NAND Technology and Its Scaling（3D NAND技術とそのスケーリングに関する材料とプロセス、製造装置の展望）」がとても参考になったので、その概要をシリーズでお届けしている。講演者は半導体製造装置の大手ベンダーApplied MaterialsのSean Kang氏である。

　なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

　前回は、3D NANDフラッシュ製造における重要技術（キープロセス）の1つである「マルチペア（Multi-pair）薄膜の成膜（Deposition）」技術を解説した。今回は同じくキープロセスの1つである、「ステアケース（Staircase）のパターン形成」技術を説明していこう。

　前回で解説したように、絶縁層と制御ゲート層のペア薄膜を積み上げることが、メモリセルを垂直に積み上げる構造のベースとなる。ここで問題となるのが、制御ゲート層をワード線として引き出し、最終的にはワード線デコーダーと接続しなければならないことだ。例えば32ペアのペア薄膜には32層の制御ゲート層が存在する。その各層から個別に、ワード線を引き出さなければならない。

　そのために必要となるのが、「ステアケース」と呼ばれる階段状の構造である。例えば32ペアのペア薄膜では、32段の階段状の構造を形成する。階段の各段の表面（建物や住宅などの階段で足が乗る部分に相当）が、制御ゲート層の表面である（厳密には制御ゲート層を保護するために、絶縁層が各段の表面にくる）。この表面から垂直に、細長いコンタクトを形成し、上方の金属配線層に形成したワード線と接続する。

3D NANDフラッシュメモリの断面構造図と、「ステアケース（Staircase）」（橙色の実線で囲んだ部分、左上は拡大図）。ステアケースの各段の表面層が制御ゲート層となっており、細長いコンタクト（灰色の柱）を通じて上方のワード線と接続する。出典：Applied Materials（クリックで拡大）