メモリセルアレイのベースとなるマルチペア薄膜の形成：福田昭のストレージ通信（119） 3D NANDのスケーリング（7）（1/2 ページ）

3D NANDフラッシュメモリの製造プロセスにおける重要な技術の一つであるマルチペア（Multi-pair）薄膜の成膜（Deposition）」を解説する。

» 2018年10月22日 10時30分公開

[福田昭，EE Times Japan]

絶縁層と制御ゲート層で薄膜のペアを構成

　半導体メモリ技術に関する国際会議「IMW（International Memory Workshop）」では、カンファレンスの前日に「ショートコース（Short Course）」と呼ぶ1日間のセミナーを開催している。今年（2018年）5月に開催されたIMWのショートコースでは、9件の技術講座（チュートリアル）が午前から午後にかけて実施された。その中から、3D NANDフラッシュメモリ技術に関する講座「Materials, Processes, Equipment Perspectives of 3D NAND Technology and Its Scaling（3D NAND技術とそのスケーリングに関する材料とプロセス、製造装置の展望）」がとても参考になったので、その概要をシリーズでお届けしている。講演者は半導体製造装置の大手ベンダーApplied MaterialsのSean Kang氏である。

　なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

　前回は、3D NANDフラッシュメモリの製造プロセスにおける重要な技術（キープロセス）を概観した。今回は、キープロセスの1つである、「マルチペア（Multi-pair）薄膜の成膜（Deposition）」に関する技術を説明していこう。

　ここでペア薄膜とは、絶縁層と制御ゲート層（ワード線層）の薄膜を指す。3D NANDフラッシュメモリの製造工程では、このペア薄膜を数多く積み上げることで、数多くのメモリセルの連なりである、セルストリングを形成する。数多くのペア薄膜を均一な品質と膜厚で堆積することが欠かせない。