Myung‐Hee Na氏は講演で、基本セル(スタンダードセル)のトラック数を6トラック(6T)からさらに減らすことの難しさを論じた。例示した基本セルはCMOSインバータ回路である。なお基本セルの縮小を論じるときには、トランジスタ数の最も少ない論理ゲートであるインバータ(論理反転)を扱うことが多い。
例示したのは、imecのロードマップでは5nmノードに相当する基本セルである。フィン数が2枚のpチャンネルFinFETとnチャンネルFinFETで構成する。セルの高さは6トラック(6T)である。ここからトラック数をさらに減らそうとすると、電源/接地配線を細くしづらい(電気抵抗を上昇させないため)、FinFETの寸法を縮小しづらい、pチャンネルFinFETとnチャンネルFinFETの距離を縮めにくい(素子分離を確保するため)、といった課題が無視できない。
この問題を解決する有力な手法が、電源/接地配線を基板側に埋め込むことだ。BPR(Buried Power Rails)と呼ばれる。BPRでトラック数を5トラック(5T)に減らしながらも、信号配線数は6Tと同じ4本を維持できる。BPRの採用による5Tセルは、3nmノードの候補とimecは位置付ける。
BPRの電源/接地配線はアスペクト比(縦/横比)を高くできるので、電気抵抗を低くしやすい。ただしFinFETのフィン数が1枚に減るので、トランジスタ(FinFET)の電流駆動能力(チャンネル幅当たり)は6Tセルに比べて下がってしまう。トランジスタの密度は上がるものの、性能の低下を抑えるための工夫が必要となる可能性が高い。
(次回に続く)
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