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» 2021年08月05日 11時30分 公開

次々世代のトランジスタ「シーケンシャルCFET」でシリコンの限界を突破(後編)福田昭のデバイス通信(315) imecが語る3nm以降のCMOS技術(18)(1/2 ページ)

後編となる今回は、「シーケンシャル(Sequential)CFET」の具体的な試作例を紹介する。

[福田昭,EE Times Japan]

GeのpチャンネルMOSでCMOSロジックの性能を向上

 【ご注意】今回は前編の続きです。まず前編を読まれることを推奨します。

 前編では、「シーケンシャル(Sequential)CFET」がボトム側とトップ側で異なるトランジスタ材料が選べることと、その利点を説明した。後編では、その具体的な試作例を紹介しよう。

 imecが講演でふれたのは、いずれも、Intelが試作したシーケンシャルCFETの発表事例である。発表は2件あり、1件はnチャンネルSi(シリコン)とpチャンネルGe(ゲルマニウム)のCFET、もう1件はnチャンネルGaN(窒化ガリウム)とpチャンネルSiのCFETとなっている。発表があったのはいずれも、2019年12月に米国サンフランシスコで開催された国際学会IEDMである。

 まずは始めの1件の概要を説明する。ボトム側がnチャンネルSi FinFET、トップ側がpチャンネルGeナノリボン(ナノシート)構造FETとなっている。Geトランジスタ用のGeチャンネル層は、Siウエハーにバッファ層を介してエピタキシャル成長させた。

ボトム側がnチャンネルSi FinFET、トップ側がpチャンネルGeナノリボン(ナノシート)構造FETのシーケンシャルCFET。左は構造図。右は試作したCFETの断面を電子顕微鏡によって観察した画像。出典:intelが2019年12月に国際学会IEDMで発表した論文「300mm Heterogeneous 3D Integration of Record Performance Layer Transfer Germanium PMOS With Silicon NMOS For Low Power High Performance Logic Applications」(論文番号29.7)から(クリックで拡大)

 製造工程は以下のように進む。まず、直径300mmのSiウエハー(「デバイスウエハー」とIntelは呼称)にnチャンネルMOSのFinFETを作り込む。続いてウエハー貼り合わせ用の酸化膜をウエハー表面に成膜する。一方で別のSiウエハー(「ドナーウエハー」とIntelは呼称)にGe層を成膜しておく。

 そしてデバイスウエハーとドナーウエハーを貼り合わせる。続いてドナーウエハーの大部分をへき開によって取り除く。Ge層を適切な厚みまで薄くして洗浄し、ナノリボン(ナノシート)構造とゲート電極を作り込む。それからボトム側とトップ側を結線するためのコンタクトとビアを形成する。

シーケンシャルCFETの製造工程フロー。出典:intelが2019年12月に国際学会IEDMで発表した論文「300mm Heterogeneous 3D Integration of Record Performance Layer Transfer Germanium PMOS With Silicon NMOS For Low Power High Performance Logic Applications」(論文番号29.7)から(クリックで拡大)

 直径300mmのウエハー貼り合わせによって試作したシーケンシャルCFETのGeトランジスタは、これまでに試作されたGeトランジスタと比べて高い伝達コンダクタンス(飽和値)と低いオフ電流を示した。またGe層の正孔(ホール)移動度はSi層の約3倍と高くなった。

300mmウエハーによって試作したシーケンシャルCFET(3次元CMOS)の断面を電子顕微鏡で観察した画像。左側はゲート電極の断面。右側はチャンネルの断面。出典:intelが2019年12月に国際学会IEDMで発表した論文「300mm Heterogeneous 3D Integration of Record Performance Layer Transfer Germanium PMOS With Silicon NMOS For Low Power High Performance Logic Applications」(論文番号29.7)から(クリックで拡大)
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