ボトム側がnチャンネルGaN(窒化ガリウム)MOSFET、トップ側がpチャンネルSi MOSFETのシーケンシャルCFET(構造図)。出典:intelが2019年12月に国際学会IEDMで発表した論文「3D Heterogeneous Integration of High Performance High-K Metal Gate GaN NMOS and Si PMOS Transistors on 300mm High-resistivity Si Substrate for Energy-Efficient and Compact Power Delivery, RF(5G and beyond) and SoC Applications」(論文番号17.3)から(クリックで拡大)
試作したシーケンシャルCFETの断面を電子顕微鏡で観察した画像。ビアを介して上下のトランジスタを接続している。出典:intelが2019年12月に国際学会IEDMで発表した論文「3D Heterogeneous Integration of High Performance High-K Metal Gate GaN NMOS and Si PMOS Transistors on 300mm High-resistivity Si Substrate for Energy-Efficient and Compact Power Delivery, RF(5G and beyond) and SoC Applications」(論文番号17.3)から(クリックで拡大)
高層化の継続で、製造コストを爆下げする3D NANDフラッシュ
今回からは、半導体メモリのアナリストであるMark Webb氏の「Flash Memory Technologies and Costs Through 2025(フラッシュメモリの技術とコストを2025年まで展望する)」と題する講演の概要をご紹介する。