「コンポジットリング発振器(Composite RO)」の構造。1段(single-stage)分だけを図示している(左)。6層金属配線(M1〜M6)の負荷を2πネットワークのRC線路でモデル化した(右)。さらに、ファンアウト(FO)の負荷を組み込んでいる[クリックで拡大] 出所:imec(2021年4月に開催された国際学会「2021 Electron Device Technology and Manufacturing Conference(EDTM)でimecが発表した論文「Disruptive Technology Elements, and Rapid and Accurate Block-Level Performance Evaluation for 3nm and Beyond」)
要素技術の違いによる動作周波数と消費電力の変化(シミュレーションによる推定)。項目は左から、2nm世代のフォークシート(FS)構造における電流(速度)優先設計(FS Ieff)と容量(低消費電力)優先設計(FS Ceff)の比較、2nm世代のフォークシート(FS)構造(電流優先設計)とナノシート(構造)の比較、2nm世代のセミダマシン配線におけるエアギャップ絶縁と低誘電率(Low K)絶縁の比較、2nm世代のセミダマシン配線と3nm世代のデュアルダマシン配線の比較、である。数値の赤字は、基準値である配置配線(PnR)後のシミュレーション結果とのズレが動作周波数で1.05以上、消費電力で1.10以上に達した場合(差異が大きい場合)[クリックで拡大] 出所:imec(2021年4月に開催された国際学会「2021 Electron Device Technology and Manufacturing Conference(EDTM)でimecが発表した論文「Disruptive Technology Elements, and Rapid and Accurate Block-Level Performance Evaluation for 3nm and Beyond」から)
imecの5nm世代と3nm世代でシリコン面積と動作周波数の変化を推定した結果。青丸は配置配線(PnR)後、黒丸はコンポジットリング発振器(Composite RO)のモデル、赤丸は通常のリング発振器(金属配線の負荷付き)のモデル[クリックで拡大] 出所:imec(IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料)