「システム・製造協調最適化（STCO）」の実現技術（後編）：福田昭のデバイス通信（327） imecが語る3nm以降のCMOS技術（30）（2/2 ページ）

[福田昭，EE Times Japan]

チップレットの普及でSTCOの要求が強まる

　このほか、チップレット（2.5次元／3次元の集積化）もSTCOであらかじめ性能を見積もることが望ましい。7nm世代以降は、チップレット化が加速するとみられる。従来の大規模CMOSロジックでは、シリコン全体を微細化によって縮小することが性能向上とコスト削減を両立させていた。しかし7nm世代以降は、システムLSIあるいはSoC（System on a Chip）を構成する回路ブロック（あるいはマクロ）の中で、微細化が困難な部分の割合が増加する。ミックスドシグナル回路や入出力回路、アナログ回路などだ。

　こうなると7nm技術で1枚のシリコンダイに全ての回路を作り込むよりも、微細化が困難な回路ブロックは従来技術（14nm技術あるいはそれ以前の技術）による別のシリコンダイに分割して2.5次元／3次元集積することが、「消費電力と性能、シリコン面積、コスト（PPAC）」のバランスで優れていることが少なくない。

チップレット化と2.5次元集積の概念。微細化が難しいビデオコーデック、入出力、アナログの回路ブロックは別のシリコンに分割し、安価な28nm世代（N28）のプロセス技術で製造する［クリックで拡大］ 出所：imec（2018年2月に開催された国際学会「SPIE Advanced Lithography」でimecが発表した論文「imec N7, N5 and beyond: DTCO, STCO and EUV insertion strategy to maintain affordable scaling trend」から）

　システムを複数のシリコンダイで構成したとしても、あらかじめシステムの速度や消費電力、コストなどを見積もっておくことが望ましい。2.5次元／3次元の集積化技術に適応したSTCOの要求が強まっていく。

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