拡張可能な全結合型イジングプロセッサを開発：複数の22nm CMOSチップで構成

東京理科大学は、複数の22nm CMOSチップを用いて、拡張可能な「全結合半導体イジングプロセッシングシステム」を開発した。2030年までには200万スピンという大規模化を目指す。

[馬本隆綱，EE Times Japan]

2030年までには200万スピンの実現目指す

　東京理科大学工学部電気工学科の河原尊之教授の研究グループは2024年3月、複数の22nm CMOSチップを用いて、拡張可能な「全結合半導体イジングプロセッシングシステム」を開発したと発表した。2030年までには200万スピンという大規模化を目指す。

　集積回路で実現するイジングマシンは、「組み合わせ最適化問題」を従来のコンピュータに比べ高速に解くことができる。河原教授らは2020年に、28nm CMOS技術を用い独自アーキテクチャの全結合型LSIを1チップで実現した。2022年には、並列動作させた複数チップを用いて、拡張可能な全結合型方式を考案。FPGAを活用して384スピンの全結合アニーリング処理イジングシステムボードを作成した。

2020年に開発した1チップ化方式（左）と2022年に開発した拡張可能な方式（右）の全結合型イジングプロセッサシステム［クリックで拡大］ 出所：東京理科大学

　そして今回、22nm CMOS技術を用いて製造した演算用のLSIチップ36個と、制御用のFPGA1個を組み合わせ、4096スピンを持つスケーラブル全結合型イジングプロセッサシステムを開発した。このシステムでは独自開発の「相互作用半減実装方式」と「スピンスレッド」を採用している。相互作用半減実装方式により、必要なチップ数を従来に比べほぼ半分に減らした。また、スピンスレッドを8個搭載しており、1回のデータ出し入れで8回分の計算を1度に行えるという。

開発した22nm CMOS全結合型イジングLSIチップと、それらを結合した4096スピンスケーラブル全結合型イジングLSIシステムの外観［クリックで拡大］ 出所：東京理科大学

　開発したシステムは10MHzで動作する。ボード全体の消費電力は2.9Wで、このうち演算LSIチップ36個分が消費する電力は1.3Wである。研究グループは開発したステムを用い、「4096頂点の頂点被覆問題」を解いた。この結果、全結合イジングシステムを模したアニーリングエミュレーションを、動作周波数3.6GHzのCPUを搭載したPCで実行した場合に比べ、2306倍という高いエネルギー効率が得られた。コア部同士（CPUと演算チップ）の比較でも、2186倍の電力性能比となった。しかも、スピンスレッドを用いた8並列のため、精度の高い探索が可能である。

　研究グループは、2030年までに200万スピンを実現していく予定。これによって、量子コンピュータが2050年ごろに到達するといわれている性能と同等性能を、2030年には達成できる可能性があるという。

4096頂点の頂点被覆問題の求解結果の比較［クリックで拡大］ 出所：東京理科大学

開発した技術の将来展望［クリックで拡大］ 出所：東京理科大学