寄生発振抑制と高速スイッチングを両立、東芝のSiCモジュール：小さいゲート抵抗で発振抑制

東芝デバイス＆ストレージ（以下、東芝D＆S）と東芝は、SiCｰMOSFETを搭載したパワーモジュールの寄生発振を抑制する独自技術を開発した。【修正あり】

[竹本達哉，EE Times Japan]

配線レイアウトを最適化することで抑制

　東芝デバイス＆ストレージ（以下、東芝D＆S）と東芝は、SiCｰMOSFETを搭載したパワーモジュールの寄生発振を抑制する独自技術を開発した。寄生発振はゲート抵抗を用いて抑制する手法が一般的だが、配線レイアウトを最適化することで抑制するもの。ゲート抵抗を大きくすることで生じるスイッチング速度の低下などなく、寄生発振を抑えられる。同技術は2024年6月に開催されたパワー半導体の国際学会「The 36th International Symposium on Power Semiconductor Devices and ICs（ISPSD）2024」で発表された。

　複数のチップを並列接続するSiCパワーモジュールは、チップ間の配線インダクタンスやチップ寄生容量によって発振回路が形成され、寄生発振が生じる。寄生発振は、モジュールの信頼性に影響を及ぼすため、抑制する必要がある。寄生発振を抑える手法としては、ゲート抵抗を用いることが一般的になっている。ただ、大きなゲート抵抗を用いると、スイッチング速度の低下、スイッチング損失の増大を招くというトレードオフを抱える。

　パワーモジュールは、スイッチング速度が速いほど、トランス、コンデンサーなど周辺部品を小型化でき、電力変換システムを小さくできる。そのため、小さいゲート抵抗でスイッチング速度を犠牲にせずに寄生発振を抑制する技術が求められている。

従来比60％小さいゲート抵抗で抑制可能に

2並列MOSFETの等価回路モデル［クリックで拡大］ 出所：東芝デバイス＆ストレージ 発表資料

　東芝グループが開発した技術は、寄生発振が生じにくい配線レイアウトで、ゲート抵抗を用いた発振抑制手法と比較して60％小さいゲート抵抗でも発振を抑制できるというもの。パワーモジュールの等価回路モデルから寄生発振が生じる条件を理論的に導出。並列接続されたチップのゲート間インダクタンスLgとソース間インダクタンスLsの比率（＝Lg/Ls）がある一定値以下となった場合に寄生発振することを解析で導き出した。解析結果に基づき、Lg/Lsが異なるモジュールを試作し、スイッチング試験を実施。その結果、Lg/Lsを大きくすると小さいゲート抵抗でも発振を抑制できることを確認した。

【訂正：2024年8月5日14：50　「2並列MOSFETの等価回路モデル」の図版につきまして、東芝のプレスリリースにおける回路図差し替えに伴い、本記事内の図版も変更しております。】

試作モジュールのスイッチング波形とスイッチング損失［クリックで拡大］ 出所：東芝デバイス＆ストレージ 発表資料

　東芝グループでは「今回開発した寄生発振の抑制手法を開発中のパワーモジュールに適用することで、小さなゲート抵抗でも寄生発振を生じにくく、低損失かつ、発振を抑制し高信頼なスイッチング動作が可能なパワーモジュールを提供することが可能になる。今後、さらなる改良を進め、早期実用化を目指す」としている。