TSMCが次世代ロードマップ公表 A13／A12を29年投入へ：パッケージング戦略も提示（2/2 ページ）

[Alan Patterson，EE Times]

3Dアーキテクチャで大規模集積へ

　Zhang氏は、TSMCが予測する半導体チップの3Dアーキテクチャの進化を示す図を披露した。

TSMCが予測する半導体チップの3Dアーキテクチャの進化［クリックで拡大］ 出所：TSMC

　この図は、TSMCが2026年中に生産開始予定の新技術「Compact Universal Photonic Engine（COUPE）」に加え、より高速／高密度なメモリを計算ロジックと統合する手法についても示している。

　TSMCは2026年に、レチクルサイズの5.5倍に相当するインターポーザーを導入する予定だ。12個のHBMチップとロジックを統合するために使用するという。

　Zhang氏は「2027年には、CoWoSインターポーザーのサイズを9.5レチクルまで拡大し、2028年には14レチクルに拡大する予定だ」と述べる。また同氏は「先進パッケージングが進化し続けていく中で、インターポーザーが制約要因になる可能性がある」と指摘する。

　「最終的には、いわゆる『System-on-Wafer（SoW）』を利用し、より多くのロジック／計算装置を統合する予定だ。もはや基板は不要になっていく。300mmウエハー全体で考えると、CoWoSやインターポーザー技術で測定した場合、実質的にレチクルサイズの40倍に相当する」（Zhang氏）

　また同氏は「Cerebrasは、SOW技術を最初に採用した企業の1社で、『ややユニークな』推論シリコンを開発している」と述べる。

　「Cerebrasは既に、当社のウエハーレベルのインテグレーションを利用して非常に多くのコンピュートダイを統合した。基本的には、ウエハー全体を、全てのダイを統合する基盤として用いることになる。コスト／性能の観点から見て、非常に競争力のある技術だといえる」（Zhang氏）

「CoWoS」不足は終息へ　

　TSMCは、同社の主要な先進パッケージング技術であるCoWoSの供給不足が、間もなく終息すると見ているようだ。

　Zhang氏は「当社のCoWoS生産能力は大きく成長し、現時点で顧客需要に対応可能なレベルに達している」と述べる。

　TSMCは引き続き、CoWoSとCOUPEとを組み合わせることで、AIチップにおいてインターポーザーをスイッチングダイにもっと近接させていくとみられる。

　「そうすることで、レイテンシをさらに2分の1に低減でき、同時に電力効率も約2.5倍向上する。これは、将来的にAIアプリケーション向けの高性能なチップ間通信を実現すべくわれわれが開発を進めている、究極のインテグレーション技術だ」（Zhang氏）

　TSMCは、1年以上前にシリコンフォトニクス事業に参入した、GlobalFoundriesやTowerなどの小規模ファウンドリーに追従する形になる。

　TSMCは引き続き、半導体チップ1世代ごとに、30％のエネルギー効率向上を実現できるとみているようだ。Zhang氏は「われわれは2年毎に30％の高効率化を実現している」と述べる。さらに、「TSMCのチップを使用するAIデータセンターでは、必ずしもこれと同様の高効率化を実現できるわけではない」と付け加えた。

　同氏はEE Timesの取材に対して「データセンターレベルでは、数十万規模のGPUやAIアクセラレーターを接続する場合、大量の追加コンポーネントが必要になる。スイッチや電源供給管理など、さまざまなものが必要だ。全体的な電力面でのメリットは、最終的にデータセンターレベルで測定しなければならないのは明白だ」と述べる。

　Hutcheson氏は「TSMCは立て続けに発表を行っているが、それは必ずしも新しいプロセスノード投入の加速を示すわけではない」と指摘する。

　「同社が、実際に新しいノードの導入ペースを加速させているのかは分からない。新ノードのリリースについて、自信を持ってよりオープンになってきているからではないだろうか。業界は近年、シンプルなスケーリングに加え、GAAや裏面電源、新材料など、さまざまなプロセスの複雑性に対応しなければならなかった。これをうまく管理できるようになり、ロードマップのリリースにもさらに自信を持てるようになったのだろう」（Hutcheson氏）

【翻訳：滝本麻貴／田中留美、編集：EE Times Japan】

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