静電気放電（ESD）対策の新動向、耐圧規格値引き下げの取り組み進む（前編）：実装技術

[前川慎光，EE Times Japan]

　EE Times Japanでは、今からさかのぼることおよそ3年前の2007年6月に、静電気放電（ESD：ElectroStatic Discharge）耐圧の規格値を引き下げるために、「The Industry Council on ESD Target Levels」という業界団体が活動を始めたことを紹介した。大手の半導体ベンダーが中心となって2006年に発足した団体で、目的はESD耐圧の規格値を再評価し、適切な値を提案することだ。2007年6月の記事で同団体の取り組みを紹介して以降、さまざまな活動の進展があった。

2つのホワイト・ペーパーを公開

　The Industry Council on ESD Target Levelsは、国際電気標準会議（IEC）や米国の電子部品関連標準化団体（JEDEC）、電子情報技術産業協会（JEITA）といった標準化団体とは独立した組織で、発足以来、収集したデータなどを基にしたガイドラインを作成し、公開する作業を継続的に進めてきた。IECやJEDEC、JEITAといった標準化団体が規定しているESD耐圧レベルは高いと考えており、半導体ベンダーの立場から規格値を下げるよう、各標準化団体に働きかけている。

図1　大手半導体ベンダーの多くが参加している「The Industry Council on ESD Target Levels」　静電気放電（ESD）対策回路の規格値を見直すことを目的に、ガイドラインを作成するなどの活動を続けている。

　一般に、半導体チップのESDに対する耐性を試験するモデルには主に、帯電した人体が半導体チップに触れたことを想定した「HBM（Human Body Model）」と、製造/組み立て工程で帯電した半導体チップが、装置に接触して放電する状況を想定したデバイス帯電モデル「CDM（Charged Device Model）」がある。

　まず、HBMに焦点を当てたホワイト・ペーパー「A Case for Lowering Component Level HBM/MM ESD Specification and Requirements」を、2008年5月に公開した。日本語版もすでに、一般公開している。

　続いて2009年3月には、CDMに焦点を当てたホワイト・ペーパー「A Case for Lowering Component Level CDM ESD Specifications and Requirements」を公開した。日本語版は現在校正作業を進めており、「なるべく早い段階に一般公開する予定」（The Industry Council on ESD Target Levelsのメンバーである磯福佐東至氏^＊1）という。

＊1. 高速パルス計測技術を基にしたESD関連の計測器などを手掛ける東京電子交易の代表取締役社長を務めている。

半導体ベンダーと機器メーカの情報共有が必要

　The Industry Council on ESD Target Levelsでは現在、新たな取り組みとして、3つ目のホワイト・ペーパーの作成を進めている。3つ目のホワイト・ペーパーの目的は、半導体ベンダーと機器メーカーの情報共有を促すことだという。

　ESD対策には、半導体チップに向けた「チップ・レベル」の対策と、半導体チップを組み込んだ最終機器に向けた「システム・レベル」の対策がある。3つ目のホワイト・ペーパーは、システム・レベルのESD対策をまとめたガイドラインになる。「最終機器の段階でのESD対策を適切に進めるために、有益な情報を多く収録する予定である。半導体設計者のみならず、機器設計者にも有益な内容になるはずだ」（同氏）。

　もともと同団体の活動は、チップ・レベルのESD耐圧規格値を引き下げることを目指したものだった。しかし、これまで2つのホワイト・ペーパーを作成する過程で、半導体ベンダーと機器メーカーそれぞれの立場で、情報の共有が必ずしもうまくいっていないことが浮き彫りになってきたという。3つ目のホワイト・ペーパーでは、この課題の解決を目的に、チップ・レベルとシステム・レベルそれぞれのESD対策の情報を橋渡しすることを狙う。

　3つ目のホワイトペーパーは2部構成になる予定で、現在は第1部を作成中である。第1部は、2010年6月にもドラフトが完成する見込みで、公開は2010年秋以降となる。第1部を公開後、2部の作成に取り掛かる。

　The Industry Council on ESD Target Levelsの活動に興味のある読者は、例えば、同団体の活動を紹介したブログを参照してほしい。