SRAMの基本要素とレイアウト：福田昭のデバイス通信 ARMが語る、最先端メモリに対する期待（13）（2/2 ページ）

[福田昭，EE Times Japan]

メモリセルアレイの行数と列の多重化

　すでに述べたように、メモリセルアレイは数多くの「行（ロウ）」と数多くの「列（カラム）」で構成される。物理的（シリコンダイ）には、行の数が決まると、必然的に列の数も決まる。これに対して論理的には、入出力バスの幅（列の数）と全体の記憶容量によって行の数（ワード数）が算出される。

　例えば128Kビットのメモリがあると仮定しよう。このメモリは32ビットの入出力バスを備えるとする。すると論理的には、4Kワード×32ビット構成のメモリとなる。

メモリセルアレイの「列（カラム）」を多重化する仕組み 出典：ARM

　この構成をそのまま物理的なレイアウトに置き換えると、4096×32という、非常に細長い長方形のメモリセルアレイになることが分かる。物理的には、このような歪なレイアウトは許されない。なぜなら、製造コストと性能（ビット線が異様に長くなるため配線容量が膨大になる）の面で極めて不経済であるからだ。

　そこで物理的には、列（コラム）の多重化によって行（ロウ）の数を減らす。例えば16個に多重化すると、行（ロウ）の数は4096／16＝256本に減少する。一方で列（カラム）の数は32×16で512本に増える。行と列の数は256×512となる。シリコンダイでのレイアウトは、正方形にかなり近い長方形に変化する。

多重化の度合いによるシリコン面積と性能の違い

　多重化の度合いによってシリコンダイのレイアウト形状が変わるとともに、性能も変化する。ここでは8個、16個、32個の多重化を考える。シリコン面積が最も小さくなるのは、多重化が16個の場合である。動作速度が最も高くなるのも、16個に多重化したときだ。

多重化の度合いによってシリコンダイの面積と消費電流が変化する様子 出典：ARM

　多重化が8個のときは、動作電流が5％ほど減少するものの、シリコン面積は10％ほど拡大し、リーク電流は20％ほど増加する。多重化が32個のときは、リーク電流が16％ほど減少するものの、動作電流が2.5倍に増える。

（次回に続く）