「当面は微細化を進められる」 TSMCが強調：5nm、3nmへと突き進む（1/2 ページ）

TSMCは、米国カリフォルニア州サンタクララで2019年4月23日（現地時間）に開催した年次イベント「TSMC 2019 Technology Symposium」において、半導体のさらなる技術進展を実現すべく、同社のロードマップに「N5P」プロセスを追加したことを発表した。

[Rick Merritt，EE Times]

　TSMCは、米国カリフォルニア州サンタクララで2019年4月23日（現地時間）に開催した年次イベント「TSMC 2019 Technology Symposium」において、半導体のさらなる技術進展を実現すべく、同社のロードマップに「N5P」プロセスを追加したことを発表し、最先端のパッケージに関する詳細を明らかにした。

　最先端プロセス技術において、7nmや7+nm、6nm、5nm、5+nmと微細化が進んでいく中、プロセスの複雑さはさらに増している。TSMCの技術開発担当シニアバイスプレジデントを務めるYuh-Jier Mii氏は、会場に集まった約2000人の出席者に向けて、「良いニュースとしては、当社が当面の間、引き続き微細化を実現できる見込みであることが挙げられる」と語った。

先端プロセスにおけるコストの増加 出典：IBS（クリックで拡大）

　TSMCのチーフエグゼクティブを務めるC.C. Wei氏は、基調講演の中で、同社が先週（2019年4月15日の週）、6nm（N6）プロセスを発表したことを取り上げ、「もし当社が、次に“N5.5”を発表することになったとしても、誰も驚かないだろう」と語った。

2019年3月から5nmプロセスのリスク生産を開始

　TSMCの5nm（N5）プロセスは2019年3月にリスク生産を開始したばかりだ。現在量産されているN7プロセスと比べて、80％の高密度化と15％の高速化、30％の低消費電力化を実現できる見込みだという。新しいELVT（Extremely Low Voltage Threshold）トランジスタを使用することで、25％の高速化が可能になるという。

　N5Pは、2020年にリスク生産を開始する予定で、N5と同じ設計ルールを使用しながら、7％の高速化と15％の高効率化を達成できる見込みだという。こうした進化は、歪み（ひずみ）を使った高移動度チャネルの性能向上によって実現したとする。

　TSMCによれば、同社の新しい工場「Fab 18」のフェーズ1においてN5ウエハーで製造したSRAMの歩留まりは90％以上、ロジックの歩留まりも80％以上だという。Fab 18の残りの2つ（フェーズ2、フェーズ3）については現在、建設中だ。N5向けの主要なIP（Intellectual Property）ブロックとしては、PAM4 SerDesやHBM（High Bandwidth Memory）ブロックなどいくつかあるが、現在も開発段階にある。

　N6は、N5のような性能向上と高効率化を実現するには至っていないが、7nm（N7）と比べて18％の微細化（N7+比では8％の微細化）を実現する他、既存のN7の設計ルールとブロックを使用するという。ただし、N6のリスク生産の開始時期は、2020年第1四半期以降になる見込みだ。

　一方、TSMCのライバルであるSamsung Electronicsは4月15日の週に、5nmプロセスの開発を完了し、さらに、カスタムの6nmプロセスを適用したチップをテープアウトしたと発表した。米国の市場調査会社The Linley GroupのアナリストであるMike Demler氏は、TSMCの今回の動きのタイミングについて、困惑した様子を見せている。

　同氏は、「TSMCは、顧客企業が5nmプロセスに移行するまでに時間がかかるのではないかとみて、コスト削減のために6nmプロセスを提供しているのではないか」と分析している。