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» 2021年05月10日 10時45分 公開

IBMが「2nm」プロセスのナノシートトランジスタを公開GAAアーキテクチャを採用(2/2 ページ)

[Sally Ward-Foxton,EE Times]
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2nmチップに適用した主要技術

 IBMは、ナノシートトランジスタの小型化を実現した複数の主要技術の内容を明らかにした。まずは、底部の絶縁層分離を利用した技術で、ナノシートとバルクウエハーの間のリーク電流を除去することが可能だという。リーク電流を低減する必要があるのは、ゲート長を12nmまで縮小するためだ。

 またエッチングでは、インナースペース形成で第2世代のドライプロセスを適用することにより、ゲートのサイズを正確に制御することが可能になった。同ドライプロセスは、IBMの等方性エッチング技術をベースとしている。さらに、新しいマルチスレッショルド電圧手法により、モバイルからハイエンドサーバ向けチップまで、幅広いアプリケーションに対してスレッショルド電圧制御を行うことが可能だという。

 ここで重要なのが、今回のチップが、業界で初めてFEOL(Front End of Line)にEUV(極端紫外線)リソグラフィを適用したという点である。EUVは既に、MEOL(Middle End of Line)やBEOL(Back End of Line)などで使われているが、ナノシートやゲートなどの重要な機能に適用されたのは、今回の2nmチップが初めてとなる。この技術により、シート幅を15〜70nmの間で変化させることが可能になった。

2nmプロセスのナノシートトランジスタの電子顕微鏡画像。ナノシートは各デバイスの上に3枚積層されている。ナノシートの厚みはわずか5nmだ 出典:IBM

 新しい2nmプロセス技術は実質的に、モバイルやハイエンドサーバ、HPC(ハイパフォーマンスコンピューティング)など、あらゆる種類のアプリケーションに適用されるようになるだろう。例えば、AI(人工知能)や、5G/6G(第5/第6世代移動通信)、自律システム、量子コンピューティングなどが挙げられる。もちろんIBMの高性能サーバ「IBM Power Systems」や「IBM Z」プラットフォームなどにも適用される見込みだが、デバイスの製造に関しては、引き続きIBMの製造パートナーであるSamsung Electronicsに委託するようだ。

 今回2nmチップを実現するに至った技術開発は、IBMと、IBM Research Ecosystemのパートナー各社が、長年にわたって取り組みを進めてきた成果だといえる。その中の1社であるIntelは、自社のファウンドリー事業を強化して進めてきいく予定であることを発表し、最近エコシステムに参加したばかりだ。IBMは、Intelが将来的に、この技術を自社の2nmプロセスに適用するかどうかについては明らかにしていないが、その可能性は高いと思われる。

 今回のテストチップを実現した技術が、製造において実用化されるまでには、歩留まりの向上やデバイス設計関連の取り組みをはじめ、膨大な作業を行う必要がある。IBMは、こうした取り組みをベースとして、2024年末には2nmプロセスのファウンドリー技術を適用した生産に入る予定だとしている。

【翻訳:滝本麻貴、田中留美、編集:EE Times Japan】

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