3nm世代を想定した第1層(M1)から第3層(M3)までの多層配線構造とリソグラフィ技術(再掲)。配線層とビア電極の金属はルテニウム(Ru)。左図は第2層(M2)を横切る方向の断面構造。右図はM1およびM3を横切る方向の断面構造[クリックで拡大] 出所:imec(IEDM 2020の発表論文「Supervia Process Integration and Reliability Compared to Stacked Vias Using Barrierless Ruthenium」(論文番号20.5))
ブロックするトラック数を変えて試作した多層配線構造のレイアウトと断面の電子顕微鏡観察像。左端はブロックしたM2のトラック数。上から3トラック、2トラック、1トラックである。中央と右端は配線構造の断面観察像。それぞれ、左端のブロック数に対応している。中央はM2に平行で、M3とM1を横切る方向の断面。右端はM3とM1に平行で、M2を横切る方向の断面。断面画像中の黄色い数値はスーパービア各部の寸法[クリックで拡大] 出所:imec(IEDM 2020の発表論文「Supervia Process Integration and Reliability Compared to Stacked Vias Using Barrierless Ruthenium」(論文番号20.5))
スーパービアとM2の絶縁抵抗。縦軸は累積確率。横軸は電気抵抗値[クリックで拡大] 出所:imec(IEDM 2020の発表論文「Supervia Process Integration and Reliability Compared to Stacked Vias Using Barrierless Ruthenium」(論文番号20.5))
異なるビアの電気抵抗値を4端子法(ケルビン接続)によって測定した結果。3トラックのM2をブロックしたスーパービア(SV)の抵抗値は、スタックビア(アスペクト比3)の2.4分の1と低い[クリックで拡大] 出所:imec(IEDM 2020の発表論文「Supervia Process Integration and Reliability Compared to Stacked Vias Using Barrierless Ruthenium」(論文番号20.5))
高層化の継続で、製造コストを爆下げする3D NANDフラッシュ
今回からは、半導体メモリのアナリストであるMark Webb氏の「Flash Memory Technologies and Costs Through 2025(フラッシュメモリの技術とコストを2025年まで展望する)」と題する講演の概要をご紹介する。