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「InFO」構造を積層したミリ波帯域用高性能パッケージ：福田昭のデバイス通信（332） TSMCが開発してきた最先端パッケージング技術（5）（2/2 ページ）

» 2021年11月12日 11時30分公開

[福田昭，EE Times Japan]

ミリ波帯域の挿入損失が25％～30％減少

　始めは2個の「InFO」構造を積層する「InFO_SoIS（System on Integrated Substrate）」技術の概要を説明しよう。講演スライドが示した「InFO_SoIS」パッケージは、以下のような構造となっている。まず、再配線層（RDL）の上にSoC（System on a Chip）ダイとI/Oダイを搭載してあり、RDLによって信号線と電源線を下部に引き出す。この構造を「InFO1」と呼ぶ。下部に引き出した信号線と電源線は、マイクロバンプを通じて多層配線の樹脂基板（RDL）につながる。多層の樹脂基板の底部には、信号線と電源線を外部に引き出すバンプがInFO1よりも広いピッチでレイアウトされている。この構造を「InFO2」と呼ぶ。また樹脂基板の周縁部には反り防止用のリング（Stiffener Ring）を取り付けてある。

「InFO_SoIS」の構造図（左）と試作例（右）［クリックで拡大］出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

　試作した「InFO_SoIS」パッケージは、1個のSoCと、4個のI/OダイをInFO1に収容し、InFO2によって支持されている。大きさは91mm角である。シリコンダイは全て良品であり、パッケージの組み立てによる歩留まりは95％を超える。またさらに大きな110mm角の「InFO_SoIS」パッケージは100％の歩留まりを得ているとする。

　試作した「InFO_SoIS」パッケージのミリ波帯域における損失を、従来の樹脂基板（GL102）と比較した。挿入損失（温度25℃～125℃）は28GHzで約25％、50GHzで約30％、減少した。

「InFO_SoIS」のミリ波帯域における挿入損失。従来の樹脂基板（GL102）と比較した。左下の表は28GHzおよび50GHzの相対値（従来基板を1.0としたもの）、右下のグラフは挿入損失の周波数特性［クリックで拡大］出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

（次回に続く）

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