回路形成済みウエハーの状態でダイをパッケージするWL-CSP：福田昭のデバイス通信（434） 2022年度版実装技術ロードマップ（58）（1/2 ページ）

[福田昭，EE Times Japan]

超大型基板（ウエハー）で多数のパッケージを一括して作成

　電子情報技術産業協会（JEITA）が3年ぶりに実装技術ロードマップを更新し、「2022年度版　実装技術ロードマップ」（書籍）を2022年7月に発行した。本コラムではロードマップの策定を担当したJEITA Jisso技術ロードマップ専門委員会の協力を得て、ロードマップの概要を本コラムの第377回からシリーズで紹介している。

　本コラムの前回から、第3章「電子デバイスパッケージ」の第3節（3.3）「各種パッケージ技術動向」を紹介し始めた。今回は第3章第3節第2項（3.3.2）「ウェハレベルパッケージ（WLP）、パネルレベルパッケージ（PLP）、部品内蔵基板」の概要をご説明する。

第3章「電子デバイスパッケージ」の主な目次。「2022年度版　実装技術ロードマップ」（書籍）から筆者がまとめたもの［クリックで拡大］

　「3.3.2　ウェハレベルパッケージ（WLP）、パネルレベルパッケージ（PLP）、部品内蔵基板」は以下の2つの項目によって構成される。「3.3.2.1　WL-CSP（Wafer Level-Chip Size Package）」と「3.3.2.2　FO-WLP（Fan-Out Wafer Level Package）、FO-PLP（Fan-Out Panel Level Package）、部品内蔵基板」である。

第3章第3節（3.3）「各種パッケージ技術動向」の主な目次。「2022年度版　実装技術ロードマップ」（書籍）から筆者がまとめたもの［クリックで拡大］

シリコンダイとほぼ同じ大きさのパッケージをウエハー処理で作る

　WL-CSP（Wafer Level-Chip Size Package）は、回路を形成済みのウエハーにそのままパッケージとしての処理を加え、最後に個々のパッケージに切り離したもの。ウエハーの一括処理によって数多くのパッケージを作成するので理論的には製造コストが低い。そして大きさはシリコンダイとほぼ等しく、厚みはシリコンダイとほぼ変わらない。究極の小型薄型パッケージといえる。

WL-CSP（Wafer Level-Chip Size Package）の製造工程。最後に個々のダイを切り離す（個片化）の手前までは、ウエハープロセスで作成する［クリックで拡大］ 出所：JEITA　Jisso技術ロードマップ専門委員会（2022年7月7日に開催された完成報告会のスライド）

　WL-CSPの製造工程を簡単に説明すると、以下のようになる。ウエハー状態のシリコンダイ表面（回路側）に誘電体層（通常はポリイミド（PI）あるいはポリベンゾオキサゾール（PBO））と再配線層（通常は銅配線）を形成する。再配線層（RDL）は1層〜3層である。それから外部端子となるはんだボール（通常は鉛フリーのSAC305はんだボール）を載せてRDLの配線とつなげる。そして所望の厚みにまでウエハーの裏面を研削する。最後にダイシングによって個々のパッケージを切り離す。