多様化するパッケージ技術がデバイスごとの特長を引き出す：福田昭のデバイス通信（433） 2022年度版実装技術ロードマップ（57）

前回に続き、第3章「電子デバイスパッケージ」の概要を説明する。今回から、第3章第3節（3.3）「各種パッケージ技術動向」の概要を報告する。

[福田昭，EE Times Japan]

高密度実装、パワー、高周波、イメージセンサーなどに特化

　電子情報技術産業協会（JEITA）が3年ぶりに実装技術ロードマップを更新し、「2022年度版　実装技術ロードマップ」（書籍）を2022年7月に発行した。本コラムではロードマップの策定を担当したJEITA Jisso技術ロードマップ専門委員会の協力を得て、ロードマップの概要を本コラムの第377回からシリーズで紹介している。

　本コラムの前回から、第3章「電子デバイスパッケージ」の概要説明を始めた。前回は主に第3章第1節（3.1）「はじめに」の概要を紹介した。今回からは第3章第3節（3.3）「各種パッケージ技術動向」の概要を報告する。

第3章「電子デバイスパッケージ」の主な目次。「2022年度版　実装技術ロードマップ」（書籍）から筆者がまとめたもの［クリックで拡大］

　「3.3　各種パッケージ技術動向」は多種多様なパッケージ技術を扱う。項目数は10項目に達する。具体的には「3.3.1　PoP（Package on Package）」「3.3.2　ウェハレベルパッケージ（WLP）、パネルレベルパッケージ（PLP）、部品内蔵基板」「3.3.3　システムインパッケージ（SiP：System in Package）」「3.3.4　車載パワーデバイス」「3.3.5　RFデバイスのパッケージ構造と高速・高周波向け配線材料」「3.3.6 光電変換モジュール」「3.3.7　MEMS（Micro Electro Mechanical Systems）パッケージ」「3.3.8　CMOSイメージセンサパッケージ」「3.3.9　ディスプレイ向け実装技術」「3.3.10　その他の表面実装パッケージ」と続く。

第3章第3節（3.3）「各種パッケージ技術動向」の主な目次。「2022年度版　実装技術ロードマップ」（書籍）から筆者がまとめたもの［クリックで拡大］

　これらの項目を全て紹介することは、残念ながら難しい。ご報告するのは一部の項目にとどまる。どうかご容赦されたい。

FBGAとウエハーレベルパッケージが多ピン領域で競合

　最初の項目である「3.3.1　PoP（Package on Package）」の前に、半導体パッケージ全体の動向を述べておこう。多ピン化（多端子化）と小型化がパッケージ開発の共通目標であることは従来と変わらない。また最近では、高速・高周波対応が重視されるようになってきた。当然ながら、コストは低く抑えておきたい。

各種パッケージの動向。縦軸はパッケージの端子数（ピン数）、横軸はパッケージの寸法（正方形と仮定したときの一辺の長さ）［クリックで拡大］ 出所：JEITA　Jisso技術ロードマップ専門委員会（2022年7月7日に開催された完成報告会のスライド）

　2000年代以前に多ピン（最大240ピン級）パッケージの代表格だったQFP（Quad Flat Package）は端子がインライン（1列）配置であるためにサイズが大きくなる、寄生素子が大きいために高速・高周波に不向き、といった弱点を抱えていた。この弱点を緩和するアレイ配置（2次元行列配置）の端子を備えたBGA（Ball Grid Array）パッケージが1990年代後半に普及し始める。

　QFPよりも大幅にピン数が多くてサイズが小さなパッケージとしてBGAとその改良版（端子ピッチを短くしたバージョン）であるF（Fine-pitch）BGAがQFPを置き換えていった。BGAは樹脂基板を使うので高速・高周波対応が比較的容易だという利点も、採用を促した。

　一方で数十ピン程度（16ピン〜80ピン前後）の少ピンパッケージでは、リードを持たないQFN（Quad Flat Non-leaded package）がQFPに比べて小さく薄いという利点を生かして普及した。端子数が100ピン以上では、小型で低コストのWL-CSP（Wafer Level Chip Size Package）が開発され、採用が進んだ。

　WL-CSPはパッケージの外形寸法がシリコンダイとほぼ同じなので、レイアウト可能な端子数に上限がある。そこで端子数の上限を著しく伸ばしたFO-WLP（Fan Out Wafer Level Package）が開発された。15mm角で1000ピンを超える小型多ピンのパッケージを実現可能な技術である。

⇒（次回に続く）

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