回路形成済みウエハーの状態でダイをパッケージするWL-CSP：福田昭のデバイス通信（434） 2022年度版実装技術ロードマップ（58）（2/2 ページ）

[福田昭，EE Times Japan]

WL-CSPの仕様変化はゆっくりと進む

　WL-CSPはパッケージの外形寸法がシリコンダイとほぼ等しい。外部端子はアレイ配置である。正方配列のアレイだと端子ピッチの実用限界は現在のところ0.3mmでかなり短い。例えば3mm角のシリコンダイで端子ピッチが0.3mmだと、正方配列で9行9列となるので最大で81ピンをレイアウトできる。これは相当に高い密度だと言える。

WL-CSP（Wafer Level-Chip Size Package）のロードマップ（2021年〜2031年）。「2022年度版　実装技術ロードマップ」（書籍）から筆者が抜粋した（p.357）［クリックで拡大］

　「2022年度版　実装技術ロードマップ」（書籍）に掲載された2021年〜2031年のロードマップによると、現在（2021年）のWL-CSPパッケージは最大で11mm角、端子ピッチは最短で0.3mm、端子密度は最大で12ピン/mm²、再配線層（RDL）の配線ピッチは10μm、再配線層の層数は最多で3層である。これが2031年には、12mm角、0.2mmピッチ、18ピン/mm²、6μmピッチ、3層になると予測する。

　WL-CSPは比較的小さなシリコンダイをウエハーレベルで一括処理することにより、パッケージングのコストを最小化する。主流となるWL-CSPの仕様はシリコンダイの大きさが5mm角程度、RDLの層数は1層、RDLの配線ピッチは30μmとかなり緩い。従って最大や最小などの仕様はそれほど変わらず、10年を経過してもわずかな変化にとどまる可能性が高い。

　ただしミリ波領域（5G［第5世代移動通信］ミリ波と6G［第6世代移動通信］の移動体通信システムが利用する周波数領域）の送受信用半導体は、RDL部分の誘電体に「低誘電率と低誘電損失、低吸水率」を兼ね備えた材料を採用するようになる。

⇒（次回に続く）

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