次世代AIチップレットで重要度が高まるインターコネクト技術：AIデータセンターに対応（3/3 ページ）

[Letizia Giuliano（Alphawave Semi），EE Times]

AI SoCの再設計

　既存のAI SoCを見ると、これらは最先端のプロセスノードで設計された非常に大きなチップであり、CPUコア、インターコネクト、メモリ、キャッシュおよびSRAMが含まれている。さらに、カスタムのアクセラレーターやセキュリティIP、コア間／ロジック間の接続も存在する。例えば、PCIeやイーサネット、チップ間リンクがある。これには、ロジックからHBMなどのメモリへのデータ移動も含まれるだろう。

　上記から、PCIe、チップ間接続、イーサネット接続が、AI SoCの重要なIP構成要素であることが分かるだろう。これらは、さまざまなシステムやアプリケーションに対応するために、大規模なAI SoCダイからI/Oチップレットに、容易に分解できる。そして、それらをつなぐ主なIPが、PCIe、CXL、イーサネット、UCIeなのだ。

　帯域幅密度を考慮することも重要になる。これは、フォームファクターやパッケージ、コストなどを考慮して最適化する必要がある。特に、チップレット集積したデバイスがデータセンターで使用される場合、可能な限り高効率でなければならない。このタイプの接続の場合、pJ/ビット未満がターゲットになる。

AIチップレットの未来

　AIワークロードは今後も複雑さと規模が拡大し続け、高度なシリコンソリューションの必要性は増すばかりだ。半導体業界は、コンピューティング、メモリ、I/OなどAIに最適化されたチップレットの開発に重点を置いた研究開発を進める必要があるだろう。

　UCIeなどの高性能なインターコネクト技術によって実現されるチップレット集積は、現代のデータセンターに必要な拡張性、電力効率、柔軟性を提供する。

　チップレットベースの設計、高度なパッケージング、インターコネクト技術の革新を進めることで、次世代のAI対応データセンターへの道を切り開くことができるだろう。

【翻訳：田中留美、編集：EE Times Japan】

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