買収ではなく提携に、SambaNovaとIntelの狙い：第5世代チップ「SN50」の詳細も（4/4 ページ）

[Sally Ward-Foxton，EE Times]

演算性能とスケーラビリティを同時強化

　SN50は、SN40Lと比べて16ビット演算で2.5倍の演算性能を持ち、8ビットおよび4ビットもサポートする。

　Jairath氏は「SN50では演算性能を向上させたが、容量および帯域幅の両面でメモリ側に余裕があったため、より多い演算量にも十分対応できる」と述べた。

　新しいインターコネクトプロトコルによって、SN40Lが対応していた16ソケットを超えるスケールアウトが可能になる。「この新プロトコルでは、256ソケットが同一メモリ空間を共有できる」とJairath氏は述べた（NVIDIAのBlackwell GPUは最大72基のドメイン構成だ）

　「基本的には標準的なEthernet SerDesだが、当社独自のプロトコルにより、同一ラック内のRDU間の直接接続と、ラック間接続の両方を実現している。これにより、構成に応じてリソースをスケールアップおよびスケールアウトできる」（Jairath氏）

　また同氏は「ワークロードの進化によって、システム設計における柔軟性の価値が高まっている」とも説明した。「Ethernetの普及によって完全なカスタムソリューションと比べてネットワークおよびスイッチングハードウェアの選択肢が広がり、顧客がSambaNovaのラックを容易に統合可能になる。レイヤー2スイッチングには標準的なEthernetコンポーネントを使用している」（同氏）

　新しいインターコネクト方式は、最大256チップにわたるSRAMへの低レイテンシアクセスを提供する。DeepSeekはNVIDIAのGPU向けに計算とデータ転送を重ね合わせるため命令セットレベルで工夫する必要があると知られているが、「データフローアーキテクチャではこの重ね合わせは本質的な機能だ」とJairath氏は述べた。

　「チップ間でSRAMへ低レイテンシでアクセスできるため、大規模モデルをキャッシュすることが可能となり、トークン速度に上限がなくなる。テンソル並列、パイプライン並列、エキスパート並列といった手法は、低レイテンシでそのメモリにアクセスできることが基盤だ。他のアーキテクチャと比べて、あらゆる形式の並列化を容易に構築できる」（同氏）

　SN50およびSN50を搭載したラックスケールシステムは、2026年後半に出荷予定だ。

【翻訳：滝本麻貴、田中留美、編集：EE Times Japan】

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