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» 2015年03月10日 11時55分 公開

A-Dコンバータを用いた新方式PLLを開発新技術(2/2 ページ)

[竹本達哉,EE Times Japan]
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65nm CMOSプロセスを用いて試作

 こうした利点により、電圧差による位相検出の方が、より高分解能かつ低消費電力な特性を実現できるとする。同大学では、「デジタルPLLにこのADCによる位相検出器を用いれば、非常に低い帯域内位相雑音かつ低ジッタ特性の実現が可能となる。消費電力も低くできる」としている。

 同研究グループは、A-Dコンバータを用いた新規デジタルPLLを、65nm シリコンCMOSプロセスで試作し、4.2mWの消費電力を用い、2.2GHzの周波数で発振させることに成功。帯域内位相雑音は−112dBc/Hz、クロックの揺れを表すジッタ特性は、RMS値で380fs、発振周期に対して0.08%という値を達成したとする。

65nm CMOSプロセスを用いた試作チップ (クリックで拡大) 出典:東京工業大学
従来のTDC型PLLとの性能比較
新方式ADC型PLL C. Hsu JSSC'09 C.Yao JSSC'13 Chilara ISSCC'14
方式 ADC-based TDC-based TDC-based TDC-based
周波数 2.2GHz 3.6GHz 2.7GHz 2.4GHz
RMSジッタ 380fs 200fs 230fs 1.71ps
帯域内
位相雑音
−112dBc/Hz −107dBc/Hz −110dBc/Hz −90dBc/Hz
PLL FoM −242dB −237dB −240dB −236dB
消費電力 4.2mW 47mW 17mW 0.9mW
面積 0.15mm2 0.95mm2 0.62mm2 0.20mm2
東京工業大学の発表資料より作成

 同大学は、「無線機の小型・低消費電力化、マイクロプロセッサや専用LSIの大幅な低消費電力化・高速化・小型低価格化に威力を発揮する技術といえる。超小型バッテリーレスセンサーなどあらゆる機器に組み込むことが期待される」としている。

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