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» 2016年06月16日 06時00分 公開

ルネサス「世界最速/高集積」の画像処理用SRAM16nm世代の自動運転車向けSoCに展開へ(2/3 ページ)

[竹本達哉,EE Times Japan]

2種のクロックを生成する回路とアドレスラッチ回路を改良

 高速2ポートSRAMの実現のため、ルネサスは新たに2つの新規技術を開発した。

開発した2ポートSRAMのブロック図と適用した新技術2つの特長 (クリックで拡大) 出典:ルネサス エレクトロニクス

 1つは、通常のクロックを基に、読み出し用クロックと書き込み用クロックの2種類のクロックを1クロックサイクル内で生成するための「ダブルポンピング回路技術」だ。通常のクロック信号を二手に分け、一方の信号は、そのまま読み出し用クロックとして使用する。もう一方の信号は読み出し後に行う書き込み用クロックとし、レプリカ回路という遅延回路を通し、通常のクロック信号(=読み出しクロック信号)とタイミングを遅らせてから、メモリセルへ出力する。これにより、1クロックサイクル内で2回のクロックを生成することが可能になった。なお、レプリカ回路は、遅延させる時間を自動的に最適化できるようにし、「調整の手間なども必要ないようになっている」とする。

ダブルポンピング回路の概要 (クリックで拡大) 出典:ルネサス エレクトロニクス

 ダブルポンピング回路により1サイクルで2回のクロックを生成できるようになったが、読み出し用クロックと書き込み用クロックの切り替わり時間は短時間であるため、切り替わり時に行う読み出しアドレス/書き込みアドレスのホールド/セットアップの時間的余裕が乏しくなる。そこで、アドレスラッチ回路を改良し、ホールド/セットアップを行うタイミングを変更し、時間的余裕を持たせ、短いサイクルタイムでも安定してホールド/セットアップを行えるようにした。

アドレスラッチ回路改良の概要 (クリックで拡大) 出典:ルネサス エレクトロニクス

 ダブルポンピング回路技術と改良版アドレスラッチ回路技術の2つの新技術を適用し、6Tr構成の2ポートSRAMを16nm FinFETプロセスで試作評価したところ、0.8Vの低電圧動作時で読み出し時間313psでの高速安定動作を確認した。この読み出し速度は、2015年にルネサスが開発、発表した16nm FinFETプロセス向けデュアルポートSRAMと「ほぼ同等の速度」とする。さらに、動作電圧1.1Vのオーバードライブ時には203psを記録。「この値は、世界最高速度」(ルネサス)とする。

左=テストチップと主な測定結果 / 右=読み出し速度結果

 面積当たりの容量は、同デュアルポートSRAMより1.8倍大きい6.05Mビット/mm2で、「世界最高の集積度も同時に実現した」とする。リーク電流も、同一容量で従来のデュアルポートSRAMと比較して、素子数が減り、チップサイズが縮小したことで半減した。

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