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IEDM 2017の講演2日目（12月5日）午後（その1）：記憶密度を2倍に高める3D NAND技術：福田昭のデバイス通信（121） 12月開催予定のIEDM 2017をプレビュー（5）（2/2 ページ）

» 2017年11月21日 11時30分公開

[福田昭，EE Times Japan]

5nm以降のCMOS技術とトランジスタ技術を議論

　セッション20も、興味深い講演が少なくない。5nm以降のCMOS技術とトランジスタ技術に関する研究成果が続出する。

　Intelは、CMOS回路の高速性と低消費電力性を引き出す相互接続技術を議論する（講演番号20.1）。微細化が進んだ結果、トランジスタよりも相互接続が回路の性能を制限するようになってきたことが背景にある。相互接続のアーキテクチャを見直すことで、消費電力を維持したまま、回路の性能を35％高めることができた。

　GLOBALFOUNDRIESはFinFETのフィン幅を1.6nmと微細化したロジックとSRAMを発表する（講演番号20.2）。フィン幅を縮めていったときの利点と弱点を議論する。

　imecは、3nm世代のCMOS技術を発表する（講演番号20.4）。ゲートピッチは42nm、金属配線ピッチは21nmと極めて短い。スタンダードセルの高さは5.5トラック。トランジスタは、3層のナノシートを積層したゲートオールアラウンド（GAA）タイプである。GAAの導入によってFinFETに比べて微細化を緩和した状態で同じトランジスタ性能を実現できることを示す。

　この他、TSMCとTDKの共同開発チームが、260℃のハンダ付けに耐える埋め込み用STT-MRAM技術を発表する（講演番号21.1）。外部磁界が読み書き動作に与える影響を議論した。240エルステッド、85℃の条件でECC（誤り訂正符号）の導入によって0.001ppm以下の不良率を達成している。

12月5日（火曜日）午後の注目講演タイトル（その2）（クリックで拡大）

（次回に続く）

⇒「福田昭のデバイス通信」連載バックナンバー一覧

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