埋め込みMRAMの磁気トンネル接合（MTJ）に要求される条件：福田昭のストレージ通信（107） GFが語る埋め込みメモリと埋め込みMRAM（7）（1/2 ページ）

多層配線の製造工程に磁気トンネル接合（MTJ）の製造プロセスを組み込むと、どのようなことがMTJに要求されるようになるのか。今回は、その要求を解説する。

[福田昭，EE Times Japan]

多層配線工程の途中で磁気トンネル接合を形成する

　半導体デバイス技術に関する国際会議「IEDM」では、カンファレンスの前日に「ショートコース（Short Course）」と呼ぶ1日間のセミナーを開催している。2017年12月に開催されたIEDMでは、「Memories for the future: device, technologies, and architecture（将来に向けたメモリデバイスの技術とアーキテクチャ）」と題したショートコースが開催された。このショートコースでは6本の技術講座が午前から午後にかけて実施された。

　その中から、埋め込みメモリ技術（CMOSロジックとメモリを同じシリコンダイに混載する技術）に関する講座「Embedded MRAM Technology for IoT & Automotive（IoTと自動車に向けた埋め込みMRAM技術）」が興味深かったので、その概要をシリーズでお届けしている。講演者はシリコンファウンダリー（半導体製造請負サービス企業）大手のGLOBALFOUNDRIESでeNVMフェローをつとめるDanny P. Shum氏である。

　なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

　前回は、埋め込みを想定したMRAMのメモリセルと製造プロセスを解説した。メモリセルの記憶素子となる「磁気トンネル接合（MTJ：Magnetic Tunneling Junction）」を多層配線の途中に組み込むことで、CMOSロジックの製造プロセスをあまり変更せずに作れるようにしていることを述べた。今回は、多層配線の製造工程に磁気トンネル接合（MTJ）の製造プロセスを組み込むことで、どのようなことがMTJに要求されるのかをご説明する。

　多層配線の第5層金属配線（M5）と第6層金属配線（M6）の間に、磁気トンネル接合（MTJ）を形成する工程が入ることは前回に述べた。ここでMTJのレイアウトには、2つの選択肢がある。1つは、第5層金属配線のビア（コンタクト）と違う位置にMTJを配置するオプション（オフアクシス）である。この場合は、MTJの下部電極（ボトム電極（BE））に対する平坦化プロセス（CMP）の制約があまりなく、作りやすい。ただし、メモリセル全体の面積は大きめになり、記憶密度は低下する。

　もう1つは、第5層金属配線のビア（コンタクト）と同じ位置にMTJを配置するオプション（オンアクシス）である。この場合は、MTJの下部電極（ベース電極（BE））に対する平坦化プロセス（CMP）が複雑になり、製造がやや難しくなる。その代わり、メモリセル全体の面積は小さめになり、記憶密度は向上する。

金属配線のビア（コンタクト）と磁気トンネル接合（MTJ）の位置関係。左はビアとMTJを異なる位置にレイアウトする場合（オフアクシス）。右はビアの真上にMTJをレイアウトする場合（オンアクシス）。両者では、下部電極（BE：base electrode）の製造プロセスに違いが出る。オンアクシスの場合は単純に製造するとビア部分のBE膜がへこんでしまう。BE膜の表面を平らにするようなプロセスが必要となる。出典：GLOBALFOUNDRIES（クリックで拡大）