2D NANDフラッシュの限界と3D NANDフラッシュへの移行：福田昭のストレージ通信（114） 3D NANDのスケーリング（2）（2/2 ページ）

[福田昭，EE Times Japan]

3D NANDによって2D NANDの課題を全て解決する

　2D NANDフラッシュ技術の限界をクリアする技術として3D NANDフラッシュ技術が開発され始めたのは、2000年代の後半からだ。基本的な考え方は単純で、メモリセルを平面状（シリコン表面と平行な方向）につなげたストリング（メモリセルストリング）を、垂直に立てる（シリコン表面と垂直な方向に伸ばす）ことによってシリコン面積当たりの記憶容量を増やそうというものである。

　垂直に伸ばしたストリングの間隔は、2D NANDフラッシュのメモリセルの間隔よりも広い。それでもストリングを構成するメモリセルの数（垂直方向の積層数）を十分に増やせば、2D NANDよりも記憶密度を上げられる。しかもメモリセルが蓄積可能な電荷量が増え、隣接するメモリセル間の電気的干渉は大幅に小さくなり、リソグラフィ技術が緩くなる。2D NAND技術が抱える課題の全てが、解決可能なのである。

2D NANDフラッシュ技術の微細化限界（左）と3D NANDフラッシュ技術による解決（右）。出典：Applied Materials（クリックで拡大）

微細化ではなく、高層化によって記憶密度を拡大

　それでは、3D NANDフラッシュ技術のメモリセルストリングとはどのようなものか。Kang氏は2D （プレーナー）NANDフラッシュ技術のメモリセルストリングを3D NANDフラッシュ技術へと変換する手順を、一種のイメージとして説明していた。

　プレーナーNANDフラッシュのメモリセルストリング（セルトランジスタの連なり）をまず、中央部分で伸ばしてから折りたたむ。すると半分のセルストリング同士が背中（チャンネル）を向けて並ぶようになる。

　次に、この折りたたんだU字型のセルストリングを、垂直に立てる。このとき、セルストリングの中央部分がシリコン表面と接する。すると、プレーナーNANDのセルストリングに比べると、シリコン表面で占有する面積が、少なくなることが分かる。これが3D NANDフラッシュ技術におけるメモリセルストリングとなる。

　3D NANDフラッシュ技術では、記憶密度の拡大手段は、高層化である。セルストリングを構成するメモリセルの積層数を増やすことによって、シリコン面積当たりのセル数、すなわち記憶するビット数を拡大する。リソグラフィ技術による微細化には、基本的には頼らない。

2D （プレーナー）NANDフラッシュ技術のメモリセルストリングを3D NANDフラッシュ技術へと変換する手順。出典：Applied Materials（クリックで拡大）

（次回へ続く）

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