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高アスペクト比、バリアレス、エアギャップが2nm以降の配線要素技術：福田昭のデバイス通信（320） imecが語る3nm以降のCMOS技術（23）（2/2 ページ）

» 2021年09月09日 11時30分公開

[福田昭，EE Times Japan]

AR比を高めて抵抗を下げ、エアギャップの導入で容量の増加を緩和

　微細化ロードマップで導入する要素技術の背景を説明しよう。配線の微細化による主なデメリットは、抵抗値の増加とエレクトロマイグレーション耐性の低下である。いずれも配線のAR比を高めることによって緩和できる。例えばAR比を2から3.5に高めると、単位長当たりの抵抗値は約半分に低下する。

　ただし、AR比を高めると配線間の静電容量が増加するという問題が生じる。例えばAR比を2から3.5に高めると、単位長当たりの容量値は42％増加する。

　この問題を緩和するために、隣接配線間の絶縁にエアギャップを導入する。エアギャップの比誘電率は1.00であり、理論的には誘電率の最も低い絶縁物である。エアギャップを導入すると、AR比が3.5のときに容量値の増加は23％に抑えられる。

ルテニウム（Ru）配線のAR比と抵抗および静電容量の関係。抵抗値と容量値はいずれも単位長当たり。出典：imec（IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料）

　imecはセミダマシン技術やエアギャップ技術などを導入した、32nmピッチの2層配線をルテニウム（Ru）で試作済みである。第1層金属配線、ビア電極、第2層金属配線の全てにRuを採用した。

ルテニウム（Ru）を第1層金属配線、ビア電極、第2層金属配線の全てに採用した2層配線構造の断面を電子顕微鏡で観察した画像。配線ピッチは32nm。出典：imec（IEDM2020のチュートリアル講演「Innovative technology elements to enable CMOS scaling in 3nm and beyond - device architectures, parasitics and materials」の配布資料）（クリックで拡大）

（次回に続く）

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