ALD法で酸化物半導体を三次元構造へ均一に成膜：高密度FeFETメモリの実現へ

東京大学と奈良先端科学技術大学院大学の共同研究グループは、酸化インジウムの成膜に原子層堆積（ALD）法を用いる技術を開発、この技術を活用して三次元垂直チャネル型の強誘電体／反強誘電体トランジスタメモリを開発した。

[馬本隆綱，EE Times Japan]

三次元垂直チャネル型強誘電体／反強誘電体トランジスタメモリを開発

　東京大学生産技術研究所の小林正治准教授と奈良先端科学技術大学院大学の浦岡行治教授らによる共同研究グループは2022年6月、酸化インジウム（In₂O₃）の成膜に原子層堆積（ALD）法を用いる技術を開発、この技術を活用して三次元垂直チャネル型の強誘電体／反強誘電体トランジスタメモリを開発したと発表した。

　ビッグデータを有効に利活用するには、クラウドサーバだけに頼らず、IoT機器でも大量のデータを蓄積し、端末側でAI処理を行うことが求められている。これを実現するには、より大容量で消費電力は極めて小さいストレージメモリが必要になるという。

　こうした中で小林氏らは、IGZOなどの酸化物半導体をチャネルとする強誘電体トランジスタ（FeFET）メモリを提案し、その実現可能性と有用性を理論的に示してきた。ところが、従来のスパッタ法による成膜では、三次元構造にIn₂O₃などの酸化物半導体薄膜を均一に形成するのが難しかったという。

左は酸化物半導体をチャネルとした三次元垂直チャネル型FeFETの模式図。右はスパッタ法とALD法による成膜の違い 出所：東京大学他

　そこで共同研究グループは、ALD法を用いることでIn₂O₃の成膜を均一に行う技術を開発した。ALD法で成膜をしたIn₂O₃を用い、薄膜トランジスタを作製したところ、その移動度は40cm²/Vsを超えた。ALD法を用いると三次元構造に対してもIn₂O₃薄膜を均一に形成できることを確認した。

　また、ALD法で成膜ができる「二酸化ハフニウムジルコニウム（HfZrO₂）」強誘電体をゲート絶縁膜とするFeFETを試作した。このFeFETは理論的な予測値の通り、1.5V程度のメモリウィンドウ（閾値電圧差）、10⁴回を超える書き換え耐性、10³秒を超える保持特性を有していることが分かった。

左は試作した三次元垂直チャネル型FeFETの断面透過型電子顕微鏡（TEM）写真。右は試作したプロトタイプデバイス全体の断面模式図 出所：東京大学他

試作した三次元垂直チャネル型FeFETの特性。左はドレイン電流−ゲート電圧特性。中央はプログラム（PGM）パルス電圧と消去（ERS）パルス電圧を交互に印加した時の、FeFETにおける閾値変動を表す書き換え耐性。右はPGMまたはERSパルス電圧を印加した後の、FeFETにおける閾値電圧の安定性を表す保持特性 出所：東京大学他

　さらに今回は、反強誘電体の「ZrO₂」をゲート絶縁膜とする反強誘電体トランジスタ（AFeFET）も提案した。反強誘電体を用いることで、少数キャリアを誘起しなくても効率的に消去動作が可能となり、消去状態の保持特性を改善できるという。実験により、0.7V程度のメモリウィンドウ、10⁴回を超える書き換え耐性、10³秒を超える保持特性が得られることを確認した。

AFeFETの有効性を説明する概念図 出所：東京大学他

試作した三次元垂直チャネル型AFeFETの特性。左はドレイン電流−ゲート電圧特性。中央はプログラム（PGM）パルス電圧と消去（ERS）パルス電圧を交互に印加した時の、AFeFETにおける閾値変動を表す書き換え耐性。右はPGMまたはERSパルス電圧を印加した後の、AFeFETにおける閾値電圧の安定性を表す保持特性 出所：東京大学他

　共同研究チームは今後、多元素系酸化物半導体についても、ALD法で成膜をするための技術開発に取り組む。高移動度で高信頼の酸化物半導体についても、三次元構造への均一な成膜を目指す。さらに、ゲート、ソース、ドレインでの寄生抵抗を低減する設計とプロセスインテグレーションにより、書き換え速度を実用レベルに引き上げていく計画である。