ソニーとimec、次世代3D集積向け裏面接続技術を開発：先端ロジック／メモリ支える技術に

[永山準，EE Times Japan]

　ソニーセミコンダクタソリューションズ（以下、SSS）とベルギーの半導体研究機関imecが、次世代の3D集積を可能にする高密度裏面インターコネクト技術を共同開発した。セルフアライン型絶縁構造を用いた新たなTSV（貫通ビア）技術によって、従来方式と比べて低抵抗かつ低リークな接続を実現するとともに、位置ずれ許容範囲を大幅に拡大。「先端ロジックやメモリ向けの新たな3D集積アーキテクチャを支える技術になる」としている。

セル高さ115nm、厚さ500nmバルクシリコンを想定した場合の、従来のvia-middle TSV方式（左）とlocal BDI TSV方式（右）の比較図［クリックで拡大］ 出所：imec

　両社が米国・ハワイで開催されている「2026 IEEE/JSAP Symposium on VLSI Technology and Circuits」（2026年6月14〜18日）で発表するのに合わせ、imecが同月16日にプレスリリースを公開した。

従来手法の課題を解決、「local BDI」技術

　AIや高性能コンピューティング（HPC）の発展に伴い、半導体業界ではチップレットや3D積層技術の重要性が高まっている。こうした技術ではチップ前面の微細な回路と比較的粗い構造を持つウエハー裏面との接続を確保するための裏面インターコネクトが重要な役割を果たす。その有力な手法の1つがビアミドル（via-middle） TSVだが、この方式ではTSVのアスペクト比が高くなりやすく、金属埋め込み工程の難易度が上がるほか、電気特性の面でも課題があるという。

　今回、両社が開発したのはこうした課題に対応する技術で、その中核となるのが「local BDI（Local Backside Dielectric Isolation：局所裏面絶縁構造）」だ。TSVとウエハー前面のアクティブ領域が重なる部分に局所的にセルフアライン型絶縁構造を形成することで、従来方式よりも製造しやすく、高性能な裏面接続を実現したという。

　プロセスは、通常のFEOL（Front End of Line）、MOL（Middle of Line）、BEOL（Back End of Line）工程の後にウエハー接合とシリコン薄化を行う。その後にTVSとアクティブ領域が重なる部分にlocal BDI構造を形成する。具体的には絶縁膜のコンフォーマル成膜と等方性エッチングを組み合わせて局所的な絶縁構造を形成し、その後TSVを金属で埋め込む。

　imecによると、この技術によってTSVの上下開口寸法は従来方式と比べて約50％大きくでき、TSVの金属埋め込み工程を容易にするとともに、抵抗を3分の1に低減できるという。さらに、TSVとMOLビアの位置ずれ許容範囲も大幅に改善。セル高さ115nmの標準セル構造において、最大30nmの位置ずれを許容できることを確認したとしている。また、セルフアライン構造によってTSV周辺のシリコン基板との絶縁性も向上。リーク電流測定の結果から、良好な絶縁特性を確認できたという。

TSVとMOLビアの位置ずれ（オーバーレイ）と接続抵抗の関係。local BDI構造により最大30nmの位置ずれを許容し、従来比で約3倍の位置ずれ許容範囲を実現した［クリックで拡大］ 出所：imec

　裏面側のシリコンを完全に除去する必要がなく、最大500nm厚のバルクシリコンを残した状態でも接続可能な点も特徴だ。これによって比較的厚いシリコン層を残すDRAMなどへの応用も期待されるという。imecは、この技術が先端ロジックやDRAMを含むメモリ向けの新たな3D集積アーキテクチャを支える基盤技術になるとしている。