HyperBus対応「HyperRAM」、ボード設計を簡素化しシステム性能を向上：メモリ/ストレージ技術（2/2 ページ）

[馬本隆綱，EE Times Japan]

いずれはフラッシュとRAMを1パッケージ

　パッケージは、外形寸法が8×6mmのBGAで供給する。HyperBusインタフェースは12本のバスで構成され、25端子のうちアドレス/データバス用に8個、差動クロック用に2個、チップセレクトとコントローラ用読み取り/書き込みデータストローブ用にそれぞれ1個と、合計12端子に割り当てられている。端子配列はHyperFlashとほぼ同じ構成だが、チップセレクト端子の配置は異なる。これによりHyperRAMとHyperFlashの識別が容易だ。さらに、「現在はHyperRAMとHyperFlashを個別パッケージで供給しているが、チップセレクト端子を異なる位置に配置しておくことで、いずれはフラッシュとRAMをワンパッケージに集積した製品展開も容易に行うことができる」（猪野氏）と述べた。

　64MビットのHyperRAMは、2015年第2四半期（4〜6月）にサンプル出荷を始める。量産出荷は同年第3四半期（7〜9月）を予定している。

Quad-SPI製品の約5倍

　HyperBusインタフェースは、これまでフラッシュメモリなどで用いられてきたパラレルインタフェースやQuad-SPIの、それぞれの特長を生かした技術である。端子数はパラレルインタフェース製品に比べて1/3に削減し、読み取り速度は一般的なQuad-SPI製品の約5倍を実現している。

　同社は、HyperBusインタフェースに対応したフラッシュメモリ「HyperFlash」として、既に128Mビット品、256Mビット品および512Mビット品を発表している。今回発表したHyperRAMは、HyperFlashのコンパニオンデバイスとして用いることで、組み込みシステム向け回路基板の設計を簡素化できるとともに、システム性能を向上させることが可能となる。

　例えば、HyperRAMとHyperFlashを組み合わせて使用した場合、実装する基板との接続端子数は、チップセレクト用の1端子を加えても合計13端子で済む。これに対して従来は、デュアルQSPI対応のフラッシュメモリで12端子、DRAMで37端子を使って、プリント基板に接続する必要があった。新製品を用いると接続する端子数が少なくできるため、プリント基板の配線層も半分程度で済み、部材コストを半分程度に抑えることが可能だという。「組み込みシステムにおいて、DRAMを実装するための接続端子を削減できるメリットは大きい」（猪野氏）とみている。

HyperRAMとHyperFlashを組み合わせて使用した事例のイメージ図（下部）。従来に比べて接続する端子数が少なく、プリント基板の配線層も少なくできる （クリックで拡大） 出展：スパンション

50社とライセンス

　HyperRAMやHyperFlashを利用するためには、HyperBusコントローラ機能をSoCやマイコン側に内蔵する必要がある。既にスパンションとフリースケール製の車載用マイコンではサポートされている。猪野氏によれば、これ以外にも「50社程度の企業とHyperBusコントローラの技術ライセンスを結んでおり、SoC/マイコンへの実装作業が進められている」という。HyperBusコントローラは、既存のQuad-SPI、デュアルQuad-SPIとの下位互換性を備えており、単一のシステム設計で、さまざまな仕様の製品モデルを展開することも容易に行うことが可能だ。