シングルダイの記憶容量が100Gバイトに近づく半導体メモリ：福田昭のデバイス通信 ISSCC 2016プレビュー（3）（2/2 ページ）

[福田昭，EE Times Japan]

モバイル向けの低消費電力回路技術

　セッション8のサブテーマは「低電力デジタル回路」である。このセッションでは、高速応答と低リップルを同時に達成するデジタルLDO（Low Drop-out）レギュレータをSamsung ElectronicsとKAISTの共同研究チームが提案する（講演番号8.3）。モバイル用アプリケーション・プロセッサ向けである。負荷電流は200mA。シリコンダイ面積は0.021mm²（28nmプロセス）と小さい。

　また低消費電力プロセッサで電源電圧を動的に最適化する手法を支援するタイミング不良検出・補正回路の改良版「iRasor」をUniversity of MichiganとNational University of Singaporeの共同研究チームが報告する（講演番号8.8）。従来のRasor技術はDフリップフロップに追加する機能が多く、シリコンダイ面積のオーバーヘッドが大きかった。改良版のiRasorではDフリップフロップに3個のトランジスタを追加するだけでタイミング不良検出・補正回路を実現する。ARM Cortex-R4コアに適用したシリコンダイを40nmプロセスで試作した。試作チップはスループットが1.3倍に向上し、消費エネルギーが45％減少した。シリコン面積のオーバーヘッドは13.6％。

3次元超音波測定で真皮の指紋を撮像

　セッション9のサブテーマは「高性能ワイヤレス」である。ここでは、3G/4G携帯電話システムの小セル用基地局に向けたトランシーバをTexas Instrumentsが発表する（講演番号9.1）。帯域幅は200MHz。45nmのCMOSプロセスで試作した。Marvell Semiconductorは、無線LANとBluetoothの2×2コンボSoC（System on Chip）を報告する（講演番号9.4）。無線LAN用のデジタルアンプを集積した。製造技術は28nmのCMOSである。MediaTekは、無線LAN規格の802.11a/b/g/nに対応したデュアルバンドの送信器SoCを発表する（講演番号9.5）。製造技術は40nmのCMOS。

　セッション10のサブテーマは「先端ワイヤライン・トランシーバとPLL」である。最先端の有線通信に関する要素技術が続出する。ソニーとソニーLSIデザイン、Mixed Signal Systemsの共同研究グループは、12Gbpsの信号に対して0.9mW/Gbpsで動作するCDR（クロック・データ・リカバリ）回路を開発した（講演番号10.4）。製造技術は28nmのCMOSである。University of IllinoisとXilinxの共同研究チームは、総合ジッタが250fsrmsで6.75GHz〜8.25GHzに対応したフラクショナルN注入ロックPLLのクロック逓倍回路を発表する（講演番号10.6）。製造技術は65nmのCMOSである。Broadcomは、自動車用100BASE-T1 Ethernetのアナログフロントエンドを報告する（講演番号10.3）。製造技術は28nmのCMOS。

　セッション11のサブテーマは「センサーとディスプレイ」である。University of California, BerkeleyとUniversity of California, Davis、InvenSenseは共同で、3次元（3D）の超音波測定を利用した指紋センサーを開発した（講演番号11.2）。表皮の指紋だけでなく、真皮の指紋も撮像する。撮像した画像の解像度は431×582ドット/インチと高い。撮影画像を得るまでの所要時間は2.64ミリ秒、消費エネルギーは280μJである。110×56個の圧電素子アレイチップとCMOSチップを積層した。

（次回に続く）