ルネサス、65nmSOTBで低消費／高速の内蔵SRAM：読み出し速度2.5倍（2/2 ページ）

[馬本隆綱，EE Times Japan]

電力削減へ「レプリカ回路方式」

　電力削減に向けて、同社が提案するもう1つの技術は「レプリカ回路方式」である。小さいマクロ単位でワード線の読み出しパルスタイミングを最適化する技術である。複数のSRAMマクロをチップ内に集積する場合、メモリセルごとに特性ばらつきが生じる。このため、一般的には最も特性ばらつきが大きいメモリセルに合わせてチップ全体のタイミングを決め、確実に動作するよう設計マージンを確保する必要があった。ところがこの方式だと、オーバーマージンになるメモリセルも存在することになる。

新たに提案するレプリカ回路方式の回路ブロックイメージ （クリックで拡大） 出典：ルネサス エレクトロニクス

　試作したSOTB構造のSRAMは、65nmプロセスノードを用いて、128Kビットのマクロを64個集積している。マクロの粒度（ビット数）は1ビット単位で選択することができるが、今回は128Kビット単位で、タイミングを最適化した。これによって過剰な設計マージンを除去することが可能となり、読み出し動作時のアクティブ電力を最大20％も削減することができたという。

65nmのSOTB技術を用いて試作したSRAMチップのイメージと主な仕様 （クリックで拡大） 出典：ルネサス エレクトロニクス

　ルネサス エレクトロニクスは、開発した65nmプロセスの内蔵SRAMをASSPに実装し、2018年3月からサンプル出荷を始めたい考えだ。量産時期は2019年3月を見込む。まずは、バッテリーレスやメンテナンスフリーなどが要求されるIoT機器や家庭用電子機器、ヘルスケア機器などに向けたASSPに、開発したSRAM技術を組み込んでいく。

　なお、今回の開発成果は、2017年6月5日より京都で開催されている「VLSIシンポジウム国際会議（VLSI Symposia 2017）」で6月8日に発表した。