3D NANDフラッシュメモリの断面構造と製造工程：福田昭のストレージ通信（116） 3D NANDのスケーリング（4）（2/2 ページ）

[福田昭，EE Times Japan]

3D NANDフラッシュのメモリセルアレイ製造工程

　このような新しくて非常に複雑な構造のメモリセルアレイを製造するためには、工程数をいくらかでも少なくすることで製造コストを下げる技術が求められる。代表的な製造工程は、東芝が開発した「ゲートファースト」と呼ばれる技術と、Samsung Electronicsが開発した「ゲートラスト」と呼ばれる技術である。

　「ゲートファースト」技術では、多結晶シリコン膜（制御ゲート）の層と絶縁膜の層を交互に積み重ねてから、積み重ねた層を貫通する細長い孔を千鳥格子状に空ける。この膨大な数の細長い孔（メモリホール）をわずか1回のエッチングによって空けることが、製造コストの大幅な削減に寄与している。次に、メモリホールの側壁に電荷捕獲用の窒化膜を形成する。そして多結晶シリコン（チャンネル）でメモリホールを埋める。それから制御ゲート層を階段状にエッチングし、金属配線工程（BEOL：Back End Of Line）へと移行する。

　「ゲートラスト」技術では、シリコン酸化膜とシリコン窒化膜を交互に積み重ねてから、積み重ねた層を貫通する細長い孔（チャンネルホール）を千鳥格子状に空ける。そして孔（チャンネルホール）を多結晶シリコンで埋めてチャンネルとする。続いてステアケース領域を階段状に加工する。それからチャンネルの間に、積み重ねた層を貫通する細長い溝を形成する。細長い溝の側壁を通じてシリコン窒化膜の層を取り除き、側壁に電荷捕獲用の窒化膜を形成する。そして側壁の溝（最初のシリコン窒化膜を除去してできた溝）にタングステン金属を埋めて制御ゲートとする。それから余分のタングステン金属を取り除き、金属配線工程（BEOL）へと移行する。

3D NANDのメモリセルアレイ製造工程。左は「ゲートファースト」技術、右は「ゲートラスト」技術 （クリックで拡大） 出典：Applied Materials

　　「ゲートファースト」技術の利点は、製造工程のステップ数が少ないことと、積み重ねる層（ペア層）を薄くできることである。弱点は、制御ゲート（ワード線）の材料が多結晶シリコンであるために電気抵抗があまり低くならないことだ。「ゲートラスト」技術の利点は、制御ゲート（ワード線）の材料がタングステン金属なので電気抵抗が低くなることである。弱点は、製造工程のステップ数が多くなるとともに製造が複雑になることだ。

（次回へ続く）

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