Samsung、EUV適用7nmチップ開発を加速：18年末までに車載規格に準拠（2/2 ページ）

[Rick Merritt，EE Times]

AEC-Q100グレード1に準拠する予定

　7nmプロセスは2018年末までに、車載品質規格「AEC-Q100グレード1」に準拠するとみられる。Samsungが現在開発を手掛けているRDLインターポーザーは、1つのデバイス上で最大8個のHBM（High Bandwidth Memory）スタックを実現することが可能だという。同社は、データセンター用チップ向けに、受動部品を基板に組み込んでスペースを節約するためのプロセス技術開発にも取り組んでいる。

　米国の市場調査会社であるInternational Business Strategies（IBS）のCEO（最高経営責任者）を務めるHandel Jones氏は、「SamsungとTSMCはいずれも、7nmプロセスの2つのチップレイヤーに対してのみEUVを適用する予定だ。今のところ、まだ開発段階にある保護膜（ペリクル）は使用していないようだ。両社は恐らく、5nmプロセスにおいて6つのレイヤーまで拡大するとみられるが、実現できるのは、保護膜の耐久性や光の透過率が十分に向上するであろう2021年以降になるだろう」と述べる。

　Jones氏は、「Samsungは、EUVプロセスでは他社に比べて約6カ月、先行しているといわれる。だがTSMCは、IPおよびツールの実現において大きくリードしており、AMDやApple、HiSilicon、NVIDIAなどのさまざまな顧客企業と協業体制を構築している」と述べている。

　また、別のアナリストは、「Cisco Systemsはかつて、IBMが手掛けていたファウンドリービジネスの顧客企業のうちの1社だったが、現在は、7nmチップ開発においてTSMCと協業している。またQualcommは、同社の7nmプロセス関連の取り組みを、TSMCとSamsungとの間で2つに分ける予定だ」と述べる。

　それでもJones氏は、「Samsungの売上高は、2018年に900億米ドルに達し、さらに2027年までには1500億米ドルを超えるだろう」と予測する。この売上高予測は、同社がメモリ分野において、世界DRAM売上高全体の50％、NAND型フラッシュメモリ売上高の45％を占めるとの予測に基づいているという。

　Stear氏は、「Samsungは2019年6月までに5nm／4nmプロセスでの生産開始を目指して開発を進めている。同プロセスを適用すれば、同じデバイスセットで大幅な性能の向上を実現できる見込みだ。これらのプロセス向けのPDK（Process Development Kit）も、2018年末までに発表する予定となっている。さらに現在、EUVを適用する第2工場を、S3の隣に建設しているさなかだ」と述べた。

　7nm、5nm、4nmの3つのノードによって、“Contact-Over-Gate”（ゲートコンタクトをトランジスタゲートの上に積層する）を実現し、密度を高めてメタルピッチを短くすることが可能になる。この手法は、Intelが以前から10nmプロセス技術向けとして議論していたものだが、現時点では量産に至っていない。

　Stear氏は、「現在、段階的にContact-Over-Gateを進めているが、解決することが非常に難しい問題だということが明らかになってきている」と述べる。

　Samsungは2018年5月に、GAA（Gate All Around）トランジスタへの移行計画を発表した。これは、3nmプロセス向けナノシートとしても説明されている。電圧を過去最小のレベルまで引き下げて、省力化を進めていくことを目指す。3nmプロセスに向けた最初のバージョン0.1のPDKは、2019年6月までに提供できる見込みだという。

【翻訳：田中留美、編集：EE Times Japan】

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