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NANDフラッシュメモリのスケーリング論：福田昭のストレージ通信（139）半導体メモリの技術動向を総ざらい（2）（2/2 ページ）

» 2019年03月25日 11時30分公開

[福田昭，EE Times Japan]

3D NANDフラッシュのビットコストは2023年には現在の4分の1に

　3D NANDフラッシュメモリでは、積層するセルの数を増やすことによって記憶密度を高める。この数は、垂直に並べるセルトランジスタのワード線の積層数で表記することが多い。例えば、24個のセルトランジスタを垂直に並べた場合は、「24層」と表現する。この層数を24層から2倍の48層に増やせば、原理的にはメモリセルアレイの記憶密度は2倍に向上する。

3D NANDフラッシュメモリ技術の最新動向。出典：MKW Venture Consulting, LLC（クリックで拡大）

　現在のところ、ワード線の積層数では128層の3次元化技術と、1個のメモリセルに複数のビットを記憶する多値記憶技術では4ビット/セル（QLC）方式を組み合わせたフラッシュメモリが、商用化の秒読みに入っている。

　将来も積層数を増やすことによるスケーリングは続く。西暦2023年には、記憶容量当たりの製造コスト（ビットコスト）は現在の4分の1にまで低下するというのがWebb氏の予測である。

　現時点で、シリコンダイ当たりの最大記憶容量は1Tビットに、パッケージ当たりの最大記憶容量は1Tバイト～2Tバイトに達している。ただし量産規模が最も多いのは、シリコンダイ当たりで256Gビットの3D NANDフラッシュである。

（次回に続く）

⇒「福田昭のストレージ通信」連載バックナンバー一覧

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