「VLSI Technologyシンポジウム」の注目論文：VLSIシンポジウム2021（2/2 ページ）

[村尾麻悠子，EE Times Japan]

シリコン量子ビット向けの微小磁性体の集積法（産総研）

　産業技術総合研究所（産総研）は、シリコン量子ビット向けに、埋め込み型微小磁石の集積方法を提案する（同：JFS5-5）。TCADに基づくシミュレーションにより、スピン量子ビットの近傍に埋め込まれた微小磁石が生成する磁場により、高速な量子ゲート操作を実現するもの。シリコンを用いた、大規模集積の量子コンピュータ実現の道を切り開く技術として期待されるという。

左＝IBM Researchの発表内容／右＝産業技術総合研究所の発表内容 出典：VLSIシンポジウム委員会（クリックで拡大）

　米Purdue Universityは、In₂O₃チャネルを備えた3D FinFET技術を発表する（同：T2-4）。In₂O₃チャネルは、配線工程（BEOL）で製造可能かつALD（原子層堆積）で成膜されたもの。113cm²/Vと高いチャネル移動度と、2.5mA/μmと高いドレイン電流を実現した。

CMOSイメージセンサーに適用できるSTT-MRAM（ソニー）

　ソニーセミコンダクタソリューションズは、積層型CMOSイメージセンサーに適用できる40nmプロセスのSTT-MRAM技術を発表する（同：T2-5）。CoFeB（コバルト・鉄・ホウ素）ベースの縦型磁気トンネル接合素子（p-MTJ）を最適化することで、ウエハー積層プロセスで発生する磁気特性の劣化を抑制するという。−30℃における40ナノ秒以下の書き込み速度、105℃における10¹⁰回以上の書き換え耐性、85℃における1秒以上のデータ保持能力を達成したとする。

左＝Purdue Universityの発表内容／右＝ソニーセミコンダクタソリューションズの発表内容 出典：VLSIシンポジウム委員会（クリックで拡大）

信号と電源のネットワークを分離（imec）

　imecは、W（タングステン）充てんのn-TSV（ナノTSV［シリコン貫通ビア］）と裏面配線技術で実現する、ロジック向けの裏面電源ネットワーク技術を報告する（同：TFS2-6）。ウエハーを薄くし、その裏面に配線を構築。信号と電源のネットワークを分離するために、電源ネットワークをウエハー裏面に移動した。それにより、IRドロップの低減が期待できるという。NMOSの移動度と駆動電流を最大15％向上でき、PMOSの駆動電流損失を3〜10％程度低減できたとする。

　台湾のTSRI（Taiwan Semiconductor Research Institute）は、STT（スピン注入トルク）アシストを使ったSOT-MTJ（スピン軌道トルク型磁気トンネル接合素子）の動作実証について発表する（同：T11-3）。STT-MRAMの次の世代として、SOT-MRAMの研究開発が行われているが、今回TSRIは、CMOSコンパチブルで400℃の耐熱特性を持つ、42nmサイズの垂直SOT-MTJ（p-SOT-MTJ）を紹介する。合成反強磁性（SAF）とイオンビームエッチングにより、トンネル磁気抵抗比（TMR）130％を実現した。

　TSMCは、強誘電体であるHfZrO（ハフニウム・ジルコニウム酸化物）の書き換え疲労とリカバリーの評価結果を報告する（同：T6-3）。SILC（ストレス誘起リーク電流）測定に基づき、HfZrOキャパシターの分極疲労を調査した。高電界ストレスの短周期サイクルを定期的に入れることで、低電界ストレスで発生する分極疲労を回復させて、10¹²回以上の書き換えを達成したとする。

左＝imecの発表内容／中央＝TSRIの発表内容／右＝TSMCの発表内容 出典：VLSIシンポジウム委員会（クリックで拡大）